数字信号处理器及方法与流程

技术特征：
1.一种数字信号处理器，包括：处理级，被配置为接收浮点格式的向量的笛卡尔坐标，并输出浮点格式的所述向量的极坐标，所述处理级包括第一电子电路，所述第一电子电路被配置为通过时钟信号定时地迭代地实现浮点格式的cordic算法。2.根据权利要求1所述的数字信号处理器，其中所述处理级被配置为在实现所述cordic算法期间，通过针对每一除法减去对应于数据的指数的整数次幂，对以浮点格式表示的所述数据执行2的整数次幂的除法。3.根据权利要求1所述的数字信号处理器，其中所述处理级被配置为在每个时钟信号周期实现所述cordic算法的一次迭代。4.根据权利要求1所述的数字信号处理器，其中所述处理级还包括计数器，所述计数器被配置为传送当前值i，其中所述当前值i对应于所述cordic算法的当前迭代的秩，其中所述第一电子电路包括：第一电路输入、第二电路输入、以及第三电路输入；第一除法器模块，包括连接到所述第二电路输入的输入和第一减法器，所述第一减法器被配置为从存在于所述第二电路输入处的数据项的指数中减去所述计数器的所述当前值i，所述第一减法器的输出传送存在于所述第二电路输入处的除以2
i
的所述数据项；第二除法器模块，包括连接到所述第一电路输入的输入和第二减法器，所述第二减法器被配置为从存在于所述第一电路输入处的数据项的指数减去所述计数器的所述当前值i，所述第二减法器的输出传送存在于第一电路处的除以2
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的所述数据项；第一加法器/减法器，包括连接到所述第一电路输入的第一输入和连接到所述第一减法器的输出的第二输入；第二加法器/减法器，包括连接到所述第二电路输入的第一输入和连接到所述第二减法器的输出的第二输入；以及第三加法器/减法器，包括连接到所述第三电路输入的第一输入和用于接收与所述计数器的所述当前值i相关联的角间距值的第二输入，其中所述第一加法器/减法器、所述第二加法器/减法器和所述第三加法器/减法器中的每个作为加法器或作为减法器的配置由存在于所述第二电路输入处的所述数据项的符号所限定。5.根据权利要求4所述的数字信号处理器，其中所述处理级还包括控制器，所述控制器被配置为：在所述cordic算法的第一迭代开始时，在所述第一电路输入上传送表示所述向量的横坐标的初始横坐标数据项，在所述第二电路输入上传送表示所述向量的纵坐标的初始纵坐标数据项，以及在所述第三电路输入上传送初始角值；在所述cordic算法的每次后续新迭代时递增所述计数器；并且在所述第三加法器/减法器的第二输入上传送与所述计数器的所述当前值i相关联的所述角间距值。6.根据权利要求5所述的数字信号处理器，其中所述控制器还被配置为在所述cordic算法的当前迭代结束时，在所述第一电路输入上传送所述第一加法器/减法器的输出值，在所述第二电路输入上传送所述第二加法器/减法器的输出值，以及在所述第三电路输入上
传送所述第三加法器/减法器的输出值。7.根据权利要求1所述的数字信号处理器，其中所述处理级被配置为在每个时钟信号周期实现所述cordic算法的两次迭代。8.根据权利要求7所述的数字信号处理器，其中所述处理级还包括具有类似于所述第一电子电路的结构的第二电子电路，所述第二电子电路连接在所述第一电子电路的下游，所述第一电子电路被配置为在时钟周期期间实现所述cordic算法的当前迭代，所述第二电子电路被配置为在所述时钟周期期间实现所述cordic算法的下一迭代。9.根据权利要求8所述的数字信号处理器，其中所述第一电子电路被配置为实现所述cordic算法的偶数秩的迭代，并且其中所述第二电子电路被配置为实现所述cordic算法的奇数秩的迭代。10.根据权利要求8所述的数字信号处理器，其中所述处理级还包括计数器，所述计数器被配置为传送当前值i，其中所述当前值i对应于所述cordic算法的偶数秩的当前迭代的秩的一半，并且其中所述第一电子电路包括：第一电路输入，第二电路输入，第三电路输入；第一除法器模块，包括连接到所述第二电路输入的输入和第一减法器，所述第一减法器被配置为从存在于所述第二电路输入的数据项的指数中减去值2i，所述第一减法器的输出传送存在于所述第二电路输入处的除以2
2i
的数据项；第二除法器模块，包括连接到所述第一电路输入的输入和第二减法器，所述第二减法器被配置为从存在于所述第一电路输入处的数据项的指数减去所述值2i，所述第二减法器的输出传送存在于所述第一电路输入处的除以2
2i
的数据项；第一加法器/减法器，包括连接到所述第一电路输入的第一输入和连接到所述第一减法器的输出的第二输入；第二加法器/减法器，包括连接到所述第二电路输入的第一输入和连接到所述第二减法器的输出的第二输入；以及第三加法器/减法器，包括连接到所述第三电路输入的第一输入和用于接收与所述值2i相关联的角间距值的第二输入，其中所述第一加法器/减法器、所述第二加法器/减法器和所述第三加法器/减法器中的每个作为加法器或作为减法器的配置由存在于所述第二电路输入处的所述数据项的符号所限定。11.根据权利要求10所述的数字信号处理器，其中：所述第二电路的所述第一加法器/减法器的第一输入被连接到所述第一电路的所述第一加法器/减法器的输出；所述第二电路的所述第二加法器/减法器的第一输入被连接到所述第一电路的所述第二加法器/减法器的输出；所述第二电路的所述第三加法器/减法器的第一输入被连接到所述第一电路的所述第三加法器/减法器的输出；所述第二电路的所述第一除法器模块的输入被连接到所述第一电路的所述第二加法器/减法器的输出，并且所述第二电路的所述第一除法器模块的所述第一减法器被配置为从存在于电路的所述第一电路的所述第二加法器/减法器的输出处的数据项的指数中减去
值2i 1，所述第二电路的所述第一除法器模块的输出传送存在于所述第一电路的所述第二加法器/减法器的输出处的除以2
2i 1
的数据项；所述第二电路的所述第二除法器模块的输入被连接到所述第一电路的所述第一加法器/减法器的输出，并且所述第二电路的所述第二除法器模块的所述第二减法器被配置为从存在于电路的所述第一电路的所述第一加法器/减法器输出处的数据项的指数减去所述值2i 1，所述第二电路的第二除法器模块的输出传送存在于所述电路的所述第一电路的所述第一加法器/减法器的输出处的除以2
2i 1
的数据项；所述第二电路的所述第三加法器/减法器的所述第二输入被配置为接收与所述值2i 1相关联的角间距值；并且其中所述第二电路的所述第一加法器/减法器、所述第二加法器/减法器和所述第三加法器/减法器中的每个作为加法器或作为减法器的配置由存在于所述第一电路的所述第二加法器/减法器的输出处的所述数据项的符号所限定。12.根据权利要求11所述的数字信号处理器，其中所述处理级还包括控制器，所述控制器被配置为：在所述cordic算法的第一迭代开始时，在所述第一电路输入上传送表示所述向量的横坐标的初始横坐标数据项，在所述第二电路输入上传送表示所述向量的纵坐标的初始纵坐标数据项，以及在所述第三电路输入上传送初始角度值；在所述cordic算法的每次后续新迭代时递增所述计数器；在所述第一电路的所述第三加法器/减法器的第二输入上传送与所述值2i相关联的角间距值；在所述第二电路的所述第三加法器/减法器的第二输入上传送与所述值2i 1相关联的角间距值；并且在所述cordic算法的偶数秩的迭代之后的奇数秩的迭代结束时，在所述第一电路输入上传送所述第二电路的所述第一加法器/减法器的输出值，在所述第二电路输入上传送所述第二电路的所述第二加法器/减法器的输出值，以及在所述第三电路输入上传送所述第二电路的所述第三加法器/减法器的输出值。13.根据权利要求12所述的数字信号处理器，其中所述处理级还包括初始化电子电路，由所述控制器控制，并被配置为根据所述向量的横坐标和纵坐标，传送所述初始横坐标数据项、所述初始纵坐标数据项和所述初始角值。14.根据权利要求13所述的数字信号处理器，其中所述初始化电路被配置为传送以下值分别作为所述初始横坐标数据项、所述初始纵坐标数据项和所述初始角值：响应于所述向量的横坐标为正，所述向量的横坐标、所述向量的纵坐标和零角值；响应于所述向量的横坐标和所述向量的纵坐标为负，所述向量的纵坐标的相反值、所述向量的横坐标、以及等于的角值；以及响应于所述向量的横坐标为负而所述向量的纵坐标为正，所述向量的纵坐标、所述向量的横坐标的相反值、以及等于的角值。15.一种伺服系统，包括：
伺服回路，集成根据权利要求1所述的数字信号处理器；以及电机，连接到所述伺服控制回路。16.一种数字信号处理器，包括：初始化电路，被配置为接收浮点格式的向量的笛卡尔坐标，并传送浮点格式的所述向量的极坐标的初始值；第一电子电路，被配置为接收所述向量的所述极坐标的所述初始值，以浮点格式实现cordic算法的第一偶数秩的第一迭代，并以浮点格式输出所述向量的所述极坐标的第一近似；以及第二电子电路，被配置为接收所述向量的所述极坐标的所述第一近似，以浮点格式实现所述cordic算法的奇数秩的迭代，并以浮点格式输出所述向量的所述极坐标的第二近似。17.根据权利要求16所述的数字信号处理器，其中所述第一电子电路具有与所述第二电子电路相似的结构。18.根据权利要求16所述的数字信号处理器，其中所述第一电子电路还被配置为接收所述向量的所述极坐标的所述第二近似，以浮点格式实现所述cordic算法的第二偶数秩的第二迭代，并以浮点格式输出所述向量的所述极坐标的第三近似。19.一种方法，包括：以浮点格式接收向量的笛卡尔坐标；并且迭代地实现所述浮点格式的cordic算法，以产生所述浮点格式的所述向量的极坐标，所述迭代实现与时钟信号同步执行；并且以所述浮点格式输出所述向量的所述极坐标。20.根据权利要求19所述的方法，还包括使用所述浮点格式的所述向量的所述极坐标来实现电机的伺服控制。21.根据权利要求19所述的方法，其中实现所述cordic算法包括针对每个除法减去与数据的指数相对应的整数次幂，以对以浮点格式表示的所述数据执行2的整数次幂的除法。22.根据权利要求19所述的方法，其中实现所述cordic算法包括每个时钟信号周期实现所述cordic算法的两次迭代。

技术总结
本公开涉及数字信号处理器及方法。根据实施例的数字信号处理器包括处理级。处理级被配置成接收浮点格式的向量的笛卡尔坐标，并输出浮点格式的向量的极坐标。处理级包括第一电子电路，第一电子电路被配置成通过时钟信号定时地迭代地实现浮点格式的CORDIC算法。地迭代地实现浮点格式的CORDIC算法。地迭代地实现浮点格式的CORDIC算法。


技术研发人员：P
受保护的技术使用者：意法半导体(ALPS)有限公司
技术研发日：2022.06.02
技术公布日：2022/12/5