组件管芯及其制造方法与流程

1.本公开实施例涉及一种组件管芯及其制造方法。


背景技术：

2.半导体组件用于各种电子应用，例如个人计算机、手机、数字相机等电子设备。半导体组件通常通过相继地在半导体衬底上沉积绝缘层或介电层、导电层和半导电层而制造，并且使用光刻技术来图案化各种材料层以在半导体基地上形成电路构件和组件。通常会在单一半导体晶片上制造出数十个或数百个集成电路。可沿着切割道切割集成电路以形成单体化的个别管芯。然后，将个别管芯单独封装为多芯片组件或其他类型的封装。
3.在半导体组件的制造过程中，电荷可能会累积并导致静电放电(esd)。因此，半导体组件可能会因esd而损坏，而导致半导体组件的制造良率可能会减少。


技术实现要素：

4.根据本公开的一些实施例，提供了包括第一半导体管芯、第二半导体管芯、抗电弧层和第一绝缘包封体的组件管芯。第二半导体管芯堆栈在第一半导体管芯上且与第一半导体管芯电性连接。抗电弧层与第二半导体管芯接触。第一绝缘包封体设置在第一半导体管芯上且侧向地包封住第二半导体管芯。
5.根据本公开的一些其他实施例，提供了一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正面和形成在底层半导体管芯的背面上的第二接合结构将顶层半导体管芯接合至底层半导体管芯到第一接合结构；形成覆盖顶层半导体管芯的侧壁、顶层半导体管芯的背面和底层半导体管芯的背面的抗电弧材料层；在抗电弧材料层上形成绝缘材料；部分去除绝缘材料和抗电弧材料层，直到露出顶层半导体管芯的背面，从而形成绝缘包封体和抗电弧层，其中绝缘包封体形成在第一半导体管芯上并且侧向地包封第二半导体管芯，并且形成抗电弧层以覆盖顶层半导体管芯的侧壁和底层半导体管芯的背面。
6.根据本公开的一些其他实施例，提供一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正表上的第一接合结构以及形成在底层半导体管芯的背面上的第二接合结构使顶层半导体管芯与底层半导体管芯接合；形成绝缘包封体以侧向地包封住顶层半导体管芯；以及形成抗电弧材料层以覆盖顶层半导体管芯和绝缘包封体。
附图说明
7.结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。
8.图1a至图1m是根据本揭露的一些实施例中系统化集成电路或系统化积体芯片(soic)结构的制造流程的剖视图。
9.图2a至图2i示意性地示出根据本揭露的一些实施例中迭层封装(package-on-package，pop)结构的制造流程的剖视图。
10.图3示意性地示出根据本揭露的一些其他实施例中soic结构的积体扇出封装结构的剖视图。
11.图4a至图4l示意性地示出根据本揭露的一些其他实施例中soic结构的制造流程的剖视图。
12.图5a至图5i示意性地示出根据本揭露的一些替代实施例中pop结构的制造流程的剖视图。
13.图6是示意性地示出根据本揭露的一些其他实施例中pop结构的积体扇出封装结构的剖视图。
14.图7a至图7l示意性地示出根据本揭露的一些其他实施例中soic结构的制造流程的剖视图。
15.图8a至图8i示意性地示出根据本揭露的一些替代实施例中pop结构的制造流程的剖视图。
16.图9至图11示意性地示出根据本揭露的一些实施例中各种pop结构的剖视图。
17.图12a至图12n示意性地示出了根据本揭露的一些其他实施例中soic结构的制造流程的剖视图。
18.图13a至图13i示意性地示出根据本揭露的一些备选实施例中pop结构的制造流程的剖视图。
19.[符号的说明]
[0020]
10：晶片
[0021]
12、32：半导体衬底
[0022]
14：衬底通孔
[0023]
16、34、116：内连线结构
[0024]
18a、26a、36a：接合介电层
[0025]
20：半导体管芯
[0026]
22、40、40c、76’：绝缘包封体
[0027]
24：平坦化层
[0028]
26、36：接合结构
[0029]
26b、36b：接合导体
[0030]
30、202：半导体管芯
[0031]
38：抗电弧材料层
[0032]
38a：第一部分
[0033]
38b、38b’：第二部分
[0034]
38’、38”、39：抗电弧层
[0035]
39a、238a、438a：金属层
[0036]
39b、48、64、68、78、82、88、238b、438b：介电层
[0037]
39’、238、438：多层结构的抗电弧层
[0038]
40a、40b、76：绝缘包封材料
[0039]
42、62：剥离层
[0040]
44：钝化层
[0041]
46：导电端子
[0042]
46a：导电柱
[0043]
46b：焊料罩
[0044]
50：贴附膜
[0045]
60、c1、c2：载体
[0046]
61、77：重布线路结构
[0047]
66、80、86：重分布布线
[0048]
70：开口
[0049]
72：金属柱
[0050]
92：凸块下金属
[0051]
94：电性连接件
[0052]
96：焊料区
[0053]
98：底填胶
[0054]
100、200、300、400、500、600、700、800、900：soic结构
[0055]
204：封装衬底
[0056]
p1、p3、p4、p5、p6、p7、p8、p9：积体扇出封装
[0057]
p2：封装
[0058]
sl1、sl2：切割道
[0059]
tp、tp1、tp2：胶带
具体实施方式
[0060]
以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及布置的具体实例以简化本公开。当然，这些仅是实例且不旨在进行限制。举例来说，在以下说明中在第二特征之上或在第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰的目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
[0061]
此外，为便于说明起见，本文中可使用例如“在
…
下面(beneath)”、“在
…
之下(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征之间的关系。除图中所绘示的取向外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0062]
图1a至图1m示意性地示出根据本揭露的一些实施例中soic结构的制造流程的剖视图。
[0063]
参考图1a，提供包括有半导体管芯的晶片(wafer)10。半导体管芯可以是逻辑管
芯、系统化芯片(soc)管芯或其他合适的半导体管芯。晶片10可包括半导体衬底12、嵌入半导体衬底12中的衬底通孔14、设置在半导体衬底12上的内连线结构16和设置在内连线结构16上的接合介电层18a，其中衬底通孔14与内连线结构116电性连接。半导体晶片10的半导体衬底12可包括结晶硅晶片。取决于设计要求(例如，p型衬底或n型衬底)，半导体衬底12可包括各种掺杂区。在一些实施例中，掺杂区可掺杂有p型或n型掺质。掺杂区可掺杂有p型掺质，例如硼或bf2；n型掺质，如磷或砷；和/或其组合。掺杂区可以配置为n型鳍型场效应晶体管(finfets)和/或p型鳍式场效晶体管(finfets)。在一些替代实施例中，半导体衬底12可由一些其他合适的元素半导体制成，例如钻石或锗；合适的化合物半导体，例如砷化镓、硅碳化物、铟砷化物或磷化铟；或合适的合金半导体，例如硅锗碳化物、镓砷磷化物或镓磷化铟。
[0064]
可借由例如刻蚀、研磨、激光技术、前述工艺的组合或其类似工艺在半导体衬底12中形成凹陷来形成衬底通孔14。薄阻障层可以是共形地沉积在半导体衬底12的前侧上与开口中，薄阻障层例如借由化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、热氧化、前述工艺的组合或其类似工艺所形成。阻障层可包括氮化物或氮氧化物，例如氮化钛、钛氮氧化物、氮化钽、钽氮氧化物、钨氮化物、前述材料的组合或其类似材料。导电材料沉积在前述的薄阻障层上与开口中。导电材料可由电化学电镀工艺、化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、前述工艺的组合或其类似制成来形成。导电材料例如是铜、钨、铝、银、金、前述材料的组合或其类似材料。举例来说，多余的导电材料和阻障层可以借由化学机械研磨(cmp)从半导体衬底12的前侧去除。因此，在一些实施例中，衬底通孔14可包括导电材料以及位于导电材料与半导体衬底12之间的薄阻障层。
[0065]
内连线结构16可包括一个或多个介电层(例如，一个或多个中间层介电(ild)层，金属间介电(imd)层或其类似物)以及嵌入一个或多个介电层中的内连线布线，其中内连线布线与形成在半导体衬底12中的半导体组件(例如，鳍式场效晶体管)和/或衬底通孔14电性连接。一个或多个介电层的材料可包括氧化硅(sio
x
，其中x》0)、氮化硅(sin
x
，其中x》0)、硅氧氮化物(sio
x
ny，其中x》0且y》0)或其他合适的介电材料。内连线布线可包括金属布线。举例来说、内连线布线包括铜布线、铜垫、铝垫或其组合。在一些实施例中，衬底通孔14可延伸穿过内连线结构16中的一个或多个层并且延伸进半导体衬底12中。
[0066]
接合介电层18a的材料可以是氧化硅(sio
x
，其中x》0)、氮化硅(sin
x
，其中x》0)、硅氮氧化物(sio
x
ny，其中x》0且y》0)或其他合适的介电材料。接合介电层18a可借由化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积工艺(pecvd)或其他合适的工艺)沉积介电材料来形成。
[0067]
参考图1a和图1b，沿着切割道sl1执行晶片切割工艺以单体化半导体晶片10，从而获得单体化的半导体管芯20。单体化的半导体管芯20中的每一者可包括半导体衬底12、嵌入半导体衬底12中的衬底通孔14、设置在半导体衬底12上的内连线结构16以及设置在内连线结构16上的接合介电层18a。如图1b所示，衬底通孔14埋入于半导体衬底12和内连线结构16中。在此阶段，衬底通孔14未从半导体衬底12的背面显露。
[0068]
参考图1c，单体化的半导体管芯20被拾取并以并排方式放置在载体c1上，使得单体化的半导体管芯20的正面接合至载体c1。载体c1可以是半导体晶片，例如硅晶片。载体c1可具有圆形顶视形状的硅晶片。举例来说、载体c1可具有8寸的直径、12寸的直径或其他尺
寸。单体化的半导体管芯20借由晶片接合工艺与载体c1接合。执行接合工艺以使单体化的半导体管芯20的接合介电层18a与载体c1接合。接合工艺可以是直接接合工艺。在进行上述直接接合工艺之后，可在接合介电层18a和载体c1之间形成半导体-介电质接合接口，例如硅-氮化硅(si-sin
x
)接合界面。
[0069]
参照图1d，在载体c1上形成绝缘包封材料形成以覆盖住与载体c1接合的单体化的半导体管芯20。绝缘包封材料可以是借由包覆模塑工艺(over-molding process)所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料填充相邻半导体管芯20之间的间隙，并且覆盖单体化的半导体管芯20的背面。在载体c1上形成绝缘包封材料之后，绝缘包封材料和半导体管芯20的半导体衬底12被部分去除，从而使半导体管芯20的半导体衬底12变薄，并形成绝缘包封体22以侧向地包封半导体管芯20。绝缘包封材料和半导体管芯20的半导体衬底12可以借由平坦化工艺部分去除，前述的平坦化工艺例如是化学机械研磨(cmp)工艺和/或机械研磨工艺。在执行上述的平坦化工艺之后，绝缘包封体22的厚度实质上等于半导体管芯20的厚度。换句话说，绝缘包封体22的顶面与半导体管芯20的背面实质上对齐。如图1d所示，在执行上述平坦化工艺之后，在此阶段，衬底通孔14会从半导体衬底12的背面显露。衬底通孔14可从半导体衬底12的背面突出。
[0070]
参照图1e，介电材料可形成在半导体衬底12的背面和绝缘包封体22的顶面上以覆盖住被显露出的衬底通孔14。介电材料可以是或包括氧化硅(sio
x
，其中x》0)、氮化硅(sin
x
，其中x》0)、硅氮氧化物(sio
x
ny，其中x》0且y》0)或其他合适的介电材料。执行平坦化工艺，诸如化学机械研磨(cmp)工艺和/或机械研磨工艺，以部分去除介电材料，从而在半导体衬底12的背面和绝缘包封体22的顶面上形成平坦化层24。平坦化层24的顶面与衬底通孔14的顶端(top ends)实质上对齐。
[0071]
在形成平坦化层24之后，在平坦化层24上形成接合结构26，而接合结构26包括接合介电层26a以及嵌入接合介电层26a中的接合导体26b。接合介电层26a的材料可以是氧化硅(sio
x
，其中x》0)、氮化硅(sin
x
，其中x》0)、硅氧氮化物(sio
x
ny，其中x》0且y》0)或其他合适的介电材料，并且接合导体26b可以是导通孔(例如铜通孔)、导电垫(例如铜垫)或其组合。接合结构26可借由化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积(pecvd)工艺或其他合适的工艺)沉积介电材料来形成；图案化介电材料以形成包括开口或贯孔的接合介电层26a；以及在接合介电层26a的开口或贯孔中填充导电材料，以形成嵌入接合介电层26a中的接合导体26b。在一些实施例中，用于形成接合导体26b的导电材料可以通过化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积(pecvd)工艺或其他合适的工艺)以及在化学气相沉积(cvd)工艺之后进行的平坦化工艺(例如，化学机械研磨(cmp)工艺和/或机械研磨工艺)来形成。
[0072]
在形成接合结构26之后，提供半导体管芯30。半导体管芯30可以是逻辑管芯、系统化芯片(soc)管芯或其他合适的半导体管芯。半导体管芯30和半导体管芯20可以执行相同的功能或不同的功能。在一些实施例中，半导体管芯30和半导体管芯20都是系统芯片(soc)管芯。半导体管芯30中的每一者可以分别包括半导体衬底32以及设置在半导体衬底32上的内连线结构34。此外，接合结构36可形成在半导体管芯30的内连线结构34上。接合结构36包括接合介电层36a以及嵌入在接合介电层36a中接合导体36b。接合介电层36a的材料可以是氧化硅(sio
x
，其中x》0)、氮化硅(sin
x
，其中x》0)、硅氧氮化物(sio
x
ny，其中x》0且y》0)或其
他合适的介电材料，并且接合导体36b可以是导通孔(例如铜通孔)、导电垫(例如铜垫)或其组合。接合结构36可借由化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积(pecvd)工艺或其他合适的工艺)沉积介电材料来形成；图案化介电材料形成包括开口或贯孔的接合介电层36a；以及在接合介电层36a中的开口或贯孔中填充导电材料，以形成嵌入接合介电层36a中的接合导体36b。在一些实施例中，用于形成接合导体36b的导电材料可以通过化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积(pecvd)工艺或其他合适的工艺)以及在化学气相沉积(cvd)工艺之后进行的平坦化工艺(例如，化学机械研磨(cmp)工艺和/或机械研磨工艺)来形成。
[0073]
执行接合工艺(例如，芯片对晶片接合工艺)以使形成在半导体管芯30上的接合结构36与接合结构26的接合区接合。接合工艺可以是包括介电对介电接合(dielectric-to-dielectric bonding)以及金属对金属接合(metal-to-metal bonding)的混合接合工艺(hybrid bonding process)。在进行上述接合工艺之后，接合介电层26a与接合介电层36a之间形成介电-介电接合接口，接合导体26b与接合导体36b之间形成金属-金属接合接口。在执行接合工艺之后，半导体管芯30借由接合结构36和接合结构26与半导体管芯20电性连接。
[0074]
如图1e所示，半导体管芯30可设置在半导体管芯20上。半导体管芯20的侧向尺寸(例如，宽度和/或长度)可以大于半导体管芯30的侧向尺寸(例如，宽度和/或长度)。由于接合结构36仅与接合结构26中的接合区接合，因此接合介电层26a的部分未被接合结构36所覆盖。
[0075]
参照图1f，形成抗电弧材料层38以覆盖半导体管芯30和接合介电层26a未被接合结构36所覆盖的部分。抗电弧材料层38能够降低电荷积累，从而可以最小化随后执行的工艺期间的放电或电弧现象。在一些实施例中，抗电弧材料层38共形地覆盖半导体管芯30的背面、半导体管芯30的侧壁、接合结构26的侧壁和接合介电层26a未被接合结构36所覆盖的部分。抗电弧材料层38可借由化学气相沉积(cvd)工艺(例如，等离子增强化学气相沉积(pecvd)工艺或其他合适的工艺)、ald工艺、pvd工艺、前述工艺的组合或其类似工艺沉积形成。抗电弧材料层38的厚度可在约500埃至约1000埃的范围内。抗电弧材料层38可以是或包括钛层或其他合适的金属层。
[0076]
参考图1f和图1g，在抗电弧材料层38之上形成绝缘包封材料。绝缘包封材料可以是借由包覆模塑工艺所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料填充相邻半导体管芯30之间的间隙。在抗电弧材料层38上形成绝缘包封材料之后，绝缘包封材料和抗电弧材料层38被部分去除，直到半导体管芯30的半导体衬底32被显露出，从而形成抗电弧层38’和绝缘包封体40。抗电弧层38’可被视为电荷释放层，以减少放电或电弧现象。绝缘包封材料和抗电弧材料层38可借由平坦化工艺部分去除，而前述平坦化工艺例如是化学机械研磨(cmp)工艺和/或机械研磨工艺。在执行上述平坦化工艺之后，抗电弧层38’的顶端与绝缘包封体40的顶面以及半导体管芯30的背面实质上对齐。如图1g所示，在进行上述平坦化工艺之后，抗电弧层38’的顶端会显露出来。
[0077]
每个抗电弧层38’可分别包括第一部分38a和连接到第一部分38a的第二部分38b。第一部分38a垂直延伸以覆盖住半导体管芯30的侧壁，且第二部分38b水平延伸以覆盖住接合结构26。如图1g所示，第一部分38a覆盖半导体衬底32的侧壁、内连线结构34的侧壁和接
合结构36的侧壁。半导体管芯30借由第一部分38a与绝缘包封体40分隔，且半导体管芯20和接合结构26借由第二部分38b与绝缘包封体40分隔。在一些实施例中，抗电弧层38’的第一部分38a的顶端与绝缘包封体40的顶面以及半导体管芯30的背面实质上对齐。
[0078]
在图1g到1m中所示的制造工艺期间，电荷积累可由抗电弧层38’释放。因此，抗电弧层38’可以保护半导体管芯20和半导体管芯30免受随后执行的接合和剥离工艺期间发生的esd损坏，例如图1h所示的接合工艺、图1i所示的剥离工艺、框架图1l中所示的剥离工艺与安装工艺以及图1m中所示的框架安装工艺(frame mount process)。
[0079]
参照图1h，提供载体c2，所述载体c2包括形成在其上的剥离层42。在一些实施例中，载体c2是玻璃衬底、陶瓷载体或其类似物。载体c2可以具有圆形顶视形状。举例来说、载体c2可具有8寸的直径、12寸的直径或其他尺寸。剥离层42可由聚合物基础材料(例如，光热转化(lthc)材料)所形成，其随后可与载体c2一起被去除。在一些实施例中，剥离层42是由环氧树脂基础的热释放材料所形成。在其他实施例中，剥离层42是由紫外线(uv)胶所形成。剥离层42可在液体形态下进行涂布并固化。在替代实施例中，剥离层42是层压膜，且此是层压膜层压在载体c2上。剥离层42的顶面是实质上平面。
[0080]
执行接合工艺(例如，晶片对晶片接合工艺)以使形成在载体c1上的结构与由载体c2所承载的剥离层42接合。在形成在载体c1上的结构与载体c2所承载的剥离层42接合之后，抗电弧层38’的第一部分38a的顶端，绝缘包封体40的顶面以及半导体管芯30的背面会与剥离层42接触。
[0081]
参考图1h和图1i，在形成在载体c1上的结构与载体c2所承载的剥离层42接合之后，载体c1从接合介电层18a和绝缘包封体22剥离，从而显露出接合介电层18a和绝缘包封体22。
[0082]
参考图1i和图1j，接合介电层18a被图案化以形成开口，以使得内连线结构16的最顶部内连线布线被形成在接合介电层18a中的开口所显露。接合介电层18a中开口的形成可借由光刻工艺进行。形成包括开口的钝化层44以覆盖接合介电层18a，使得内连线结构16的最顶部内连线布线被钝化层44的开口所显露。钝化层44中开口的形成可借由光刻工艺进行。钝化层44中的开口的宽度可以小于接合介电层18a中的开口的宽度。钝化层44可覆盖接合介电层18a和绝缘包封体22的顶面。钝化层44可以进一步延伸到接合介电层18a中的开口内，使得钝化层44与内连线结构16的最顶部内连线布线接触。
[0083]
在形成钝化层44之后，在钝化层44上形成导电端子46。导电端子46内连线结构16的内连线布线电性连接并且从钝化层44突出。导电端子46中的每一者可分别包括导电柱46a以及设置在导电柱46a上的焊料罩46b。导电柱46a填充钝化层44中的开口并从钝化层44突出。焊料罩46b覆盖导电柱46a的顶面。在形成导电端子46之后，可进行芯片探测工艺(chip probing process)以增加良率。导电端子46的形成可包括在钝化层44上形成晶种层(未示出)，在晶种层之上形成诸如光掩膜层的图案化罩幕(未示出)，然后在暴露的晶种层上进行电镀工艺。然后，去除图案化罩幕以及被图案化罩幕所覆盖的晶种层的部分，以留下导电端子46。可进一步执行回焊工艺，以重塑焊料罩46a的轮廓。根据一些实施例，晶种层包括钛层以及位于钛层上的铜层。举例来说，晶种层可使用物理气相沉积(pvd)来形成。举例来说，电镀可使用无电电镀进行。
[0084]
参考图1j和图1k，在执行芯片探测工艺之后，去除焊料罩46b并且在钝化层44上形
成介电层48以覆盖导电柱46a。在一些实施例中，介电层48是由聚合物构成的，可以是聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)、或其类似物等感光材料。在一些其他实施例中，介电层48由氮化物诸如氮化硅、氧化物如氧化硅、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼掺杂磷硅玻璃(bpsg)或其类似物形成。
[0085]
参考图1k和图1l，执行框架安装工艺，以使得载体c2所承载的结构安装在框架所承载的胶带tp1上。在执行框架安装工艺之后，将介电层48贴附到胶带tp1上，然后执行剥离工艺，以使载体c2与半导体管芯30以及绝缘包封体40剥离。在执行剥离工艺之后，半导体管芯30的背面和绝缘包封体40被显露出来。在剥离工艺期间，剥离层42也会从半导体管芯30和绝缘包封体40上清除。剥离工艺可借由在剥离层42上照射光线，诸如uv光线或激光，以分解剥离层42来进行。
[0086]
参考图1l和图1m，提供由另一个框架所承载的胶带tp2，其中胶带tp2上形成有贴附膜50。将由胶带tp1所承载的结构转移接合到贴附膜50上。然后，沿着切割道sl2执行单体化工艺，以获得单体化的soic结构100(即，组件管芯)。在单体化工艺过程中，介电层48、钝化层44、绝缘包封体22、平坦化层24、接合结构26、抗电弧层38’、绝缘包封体40和贴附膜50被沿着切割道sl2切割。在一些实施例中，绝缘包封体22侧向地包封半导体管芯20，其中绝缘包封体40的侧壁与绝缘包封体22的侧壁实质上对齐。在执行单体化工艺之后，单体化soic结构100中的每一者包括与半导体管芯30接触的抗电弧层38”，且抗电弧层38”可以是或包括钛层或其他合适的金属层。每个抗电弧层38”分别包括第一部分38a以及连接到第一部分38a的第二部分38b’。第一部分38a垂直延伸以覆盖半导体管芯30的覆盖，且第二部分38b’水平延伸以覆盖接合结构26。每个第二部分38b’可包括内端以及与内端相对的外端，第二部分38b’的内端连接到第一部分38a的底端，且第二部分38b’的外端与绝缘包封体40的侧壁实质上对齐。
[0087]
如图1m所示，在单体化的soic结构100中，第一部分38a覆盖半导体衬底32的侧壁、内连线结构34的侧壁和接合结构36的侧壁。在单体化的soic结构100中，半导体管芯30借由第一部分38a与绝缘包封体40分隔。在单体化的soic结构100中，半导体管芯20和接合结构26借由第二部分38b’与绝缘包封体40分隔。在一些实施例中，在单体化的soic结构100中，抗电弧层38”的第一部分38a的顶端与绝缘包封体40的表面以及半导体管芯30的背面实质上对齐。此外，在单体化的soic结构100中，贴附膜50与绝缘包封体40的表面、半导体管芯30的背面以及第一部分38a的一端接触。
[0088]
图2a至图2i示意性地示出根据本揭露的一些实施例中pop结构的制造流程的剖视图。
[0089]
参照图2a，提供载体60，载体60包括形成于其上的剥离层62。在一些实施例中，载体60是玻璃衬底、陶瓷载体或其类似物。载体60可以具有圆形顶视形状和硅晶片的尺寸。举例来说，载体60可具有8寸的直径、12寸的直径或其他尺寸。剥离层62可由聚合物基础材料(例如，光热转化(lthc)材料)形成，其随后可与载体60一起从将在随后步骤中所形成的上覆结构移除。在一些实施例中，剥离层62是由环氧树脂基础的热释放材料所形成。在其他实施例中，剥离层62是由紫外线(uv)胶形成。剥离层62可在液体型态被涂布并且固化。在替代实施例中，剥离层62是层压膜，并且层压膜是层压在载体60上。剥离层62的顶面是实质上平面。
[0090]
参考图2a至图2c，在剥离层62上形成包括介电层64、重分布布线66和介电层68的重布线路结构61，以使得剥离层62位于重布线路结构61的载体60和介电层64之间。如图2a所示，介电层64形成于剥离层62上。在一些实施例中，介电层64是由聚合物形成，也可以是感光材料，例如聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)、或其类似物，前述感光材料可使用光刻工艺很容易地被图案化。在一些实施例中，介电层64由氮化物如氮化硅、氧化物如氧化硅、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼掺杂磷硅玻璃(bpsg)或其类似物形成。如图2b所示，重分布布线66形成在介电层64上。重分布布线66的形成可以包括在介电层64之上形成晶种层(未示出)，在晶种层之上形成诸如光掩膜层的图案化罩幕(未示出)，然后在暴露的晶种层上进行电镀工艺。然后，移除图案化罩幕和被图案化罩幕所覆盖的晶种层的部分，以留下如图2b所示的重分布布线66。根据一些实施例，晶种层包括钛层以及位于钛层上的铜层。举例来说，晶种层可使用物理气相沉积(pvd)形成。举例来说，电镀可使用无电电镀进行。如图2c所示，于介电层64上形成介电层68，以覆盖重分布布线66。介电层68的底面与重分布布线66的顶面以及介电层64接触。按照本揭露中的一些实施例，介电层68由聚合物组成，可以是pbo、聚酰亚胺、bcb或其类似物等感光材料。在一些实施例中，介电层68由氮化物如氮化硅、氧化物如氧化硅、psg、硼硅玻璃、硼磷硅玻璃或其类似物形成。然后，图案化介电层68以在其中形成开口70。因此，重分布布线66中的部分可借由介电层68中的开口70暴露出来。为了方便说明，图2c及之后的图式仅示出具有单层重分布布线66的单一重布线路结构61，借由重复上述工艺，一些实施例可以具有多层重分布布线66。
[0091]
参考图2d，在载体60所承载的剥离层62上形成重布线路结构61之后，在重布线路结构61上形成金属柱72，且金属柱72与重布线路结构61的重分布布线66电性连接。在整个描述中，金属柱72也可被称为导电通孔72，因为金属柱72穿透了随后形成的模塑材料(如图2g所示)。在一些实施例中，导电通孔72是借由电镀形成。导电通孔72的电镀可以包括在介电层68之上形成毯覆的晶种层(未示出)，晶种层延伸到图2c中所示的开口70中；形成并且图案化光掩膜(未示出)；以及在被光掩膜的开口所暴露出的晶种层的部分上电镀形成导电通孔72。然后，移除光掩膜以及被光掩膜所覆盖的晶种层的部分。导电通孔72中的材料可包括铜、铝或其类似物。导电通孔72可以是杆状。导电通孔72的俯视形状可以是圆形、矩形、正方形、六边形或其类似形状。
[0092]
参考图2e，在形成导电通孔72之后，拾取至少一个soic结构100并放置在重布线路结构61的介电层68上。为了方便说明，图2e中仅示出了单一个soic结构100以及其周围的导电通孔72。然而，应注意的是，图2a至图2i中所示的工艺步骤可以在晶片层级执行，并且可在设置在载体60上的多个soic结构100和导电通孔72上执行。如图2e所示，soic结构100中的贴附膜50是贴附在介电层68上。
[0093]
参照图2f，在重布线路结构61上形成绝缘包封材料76，以覆盖soic结构100和导电通孔72。绝缘包封材料76可以是借由包覆模塑工艺所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料76填充相邻导电通孔72之间的间隙以及导电通孔72和soic结构100之间的间隙。绝缘包封材料76覆盖soic结构100的介电层48的顶面。
[0094]
接下来，如图2g所示，执行平坦化，例如化学机械研磨(cmp)工艺和/或机械研磨工艺，以部分去除soic结构100的绝缘包封材料76和介电层48，直到显露出soic结构100的导电通孔72和导电柱46a。在薄化绝缘包封材料76之后，形成绝缘包封体76’以侧向地包封
soic结构100和导电通孔72。由于平坦化，导电通孔72的顶端会与介电层48的顶面实质上对齐或共面，且导电通孔72的顶端会与绝缘包封体76’的顶面实质上对齐或共面。此处的对齐或共面是指高度差异落在工艺变化以内。在示例性实施例中，进行平坦化，直到soic结构100的导电通孔72和导电柱46a被显露出来。
[0095]
参照图2h，在soic结构100和绝缘包封体76’上形成包括介电层78、重分布布线80、介电层82、重分布布线86以及介电层88的重布线路结构77。在形成重布线路结构77之后，在重布线路结构77上形成焊料区，而焊料区包括凸块下金属(ubm)92以及设置在ubm 92上的电性连接件94。
[0096]
形成介电层78以覆盖介电层48、导电柱46a和绝缘包封体76’。在一些实施例中，介电层78是由pbo、聚酰亚胺或其类似物等聚合物构成。一些其他实施例，介电层78是由氮化硅、氧化硅、或其类似物组成。可在介电层78中形成开口以暴露出导电通孔72和导电柱46a。介电层78中开口的形成可以借由光刻工艺进行。
[0097]
接下来，形成重分布布线80以连接到导电柱46a和导电通孔72。重分布布线80也可能互连于导电柱46a和导电通孔72之间。重分布布线80可包括在位在介电层78上的金属迹线(金属线)以及延伸到介电层78中的开口内的金属通孔，以与导电通孔72和导电柱46a电性连接。在一些实施例中，重分布布线80由电镀工艺形成，其中重分布布线80中的每一者包括晶种层(未示出)和位在晶种层上方的电镀金属材料。晶种层和电镀材料可以由相同的材料或不同的材料形成。重分布布线80可包括金属或包括铝、铜、钨或前述金属的合金。重分布布线80可由非焊料(non-solder material)形成。重分布布线80的通孔部分可与导电通孔72和导电柱46a的顶面接触。
[0098]
然后，在重分布布线80和介电层78上形成介电层82。介电层82可以使用聚合物形成，而聚合物可以从与介电层78相同的候选材料中选择。举例来说，介电层82可包括pbo、聚酰亚胺、bcb或其类似物。在一些实施例中，介电层82可以包括非有机介电材料，例如氧化硅、氮化硅、硅碳化物、氧氮化硅或其类似物。开口也可形成于介电层82中以暴露出重分布布线80。介电层82中的开口的形成可以通过光刻工艺进行。重分布布线86的形成可以采用与形成重分布布线80相似的方法和材料。
[0099]
可形成介电层88，例如是聚合物层，以覆盖重分布布线86和介电层82。介电层88可选自用于形成介电层78和介电层82的相同候选聚合物。可于介电层88中形成开口，以暴露出重分布布线86的金属垫部分。介电层88中的开口的形成可借由光刻工艺进行。
[0100]
ubm 92的形成可包括沉积和图案化。电性连接件94的形成可包括将焊料放置在ubm 92的暴露部分上，然后，回焊焊料以形成焊球。在一些实施例中，电性连接件94的形成包括执行电镀步骤以在重分布布线86上形成焊料区，然后，回焊前述的焊料区。在一些其他实施例中，电性连接件94包括金属柱或被焊料罩覆盖的金属柱，电性连接件94可借由电镀形成。在整个描述中，包括soic结构100、导电通孔72、绝缘包封体76’、重布线路结构61、重布线路结构77、ubm 92和电性连接件94的组合结构会被视为晶片层级封装，其可以是具有圆形顶视形状的复合晶片。
[0101]
参考图2h和图2i，然后，执行剥离工艺，以使得载体c2与晶片层级封装剥离。在执行剥离工艺之后，重布线路结构61的介电层34会被显露出来。在剥离工艺期间，剥离层62也会从晶片层级封装上移除。前述的剥离工艺可借由在剥离层62上照射光线，如uv光线或激
光，以分解剥离层62来进行。在剥离工艺中，可将胶带(未示出)贴附到介电层88和电性连接件94上。在随后的步骤中，令载体60和剥离层62从晶片层级封装上移除。执行单体化工艺以将图2h中所示的晶片层级封装切割成图2i中所示的多个单体化积体扇出封装p1。
[0102]
执行图案化工艺以在介电层64中形成开口以曝露出重分布布线66。介电层64中开口的形成可以借由光刻工艺进行。提供封装p2并将封装p2与积体扇出封装p1接合，从而形成pop结构。在本揭露的一些实施例中，封装p2和积体扇出封装p1之间的接合是借由焊料区96进行的，将重分布布线66的金属垫部分与封装p2中的金属垫连接起来。可形成底填胶98以填充封装p2和积体扇出封装p1之间的间隙，使得焊料区96是侧向地被焊料区96包封且增强底填胶98可靠度。在一些实施例中，封装p2包括半导体管芯202，可以是静态随机存取内存(sram)管芯、动态随机存取内存(dram)管芯或其类似物等内存管芯。在一些示例性实施例中，内存管芯也可以与封装衬底204接合。
[0103]
如图2i所示，积体扇出封装p1包括soic结构100(即组件管芯)、导电通孔72、绝缘包封体76’、重布线路结构61以及重布线路结构77。绝缘包封体76’侧向地包封soic结构100和导电通孔72。重布线路结构61和重布线路结构77分别设置在绝缘包封体76’的相对侧。soic结构100包括半导体管芯20(即，底层半导体管芯)、绝缘包封体22、半导体管芯30(即，顶层半导体管芯)、抗电弧层38”以及绝缘包封体40。绝缘包封体22侧向地包封半导体管芯20。绝缘包封体22和绝缘包封体40分别与绝缘包封体76’接触。半导体管芯30堆栈在半导体管芯20并且与半导体管芯20电性连接。抗电弧层38”与半导体管芯30、接合结构26和接合结构26接触。绝缘包封体40借由抗电弧层38”与半导体管芯30、接合结构26和接合结构26分隔。第一绝缘包封体40设置在半导体管芯20上并且侧向地包封半导体管芯30。
[0104]
在一些实施例中，积体扇出封装p1进一步包括接合结构26和接合结构36，接合结构26设置在半导体管芯20的背面上，接合结构36设置在半导体管芯30的正面上，其中接合结构26和接合结构36设置在半导体管芯20和半导体管芯30之间,且半导体管芯30借由接合结构26和接合结构36与与半导体管芯20电性连接。此外，绝缘包封体22和绝缘包封体40借由接合结构26彼此分隔。
[0105]
图3示意性地示出本揭露中的一些其他实施例中soic结构的积体扇出封装结构的剖视图。
[0106]
参考图2i和图3，图3所示的积体扇出封装p3与图2i所示的积体扇出封装p1相似，除了积体扇出封装p3包括具有多层结构的抗电弧层238的soic结构200，多层结构的抗电弧层238包括与半导体管芯30接触的金属层238a以及覆盖介电层238b的金属层238a。除了多层结构的抗电弧层238之外，soic结构200与soic结构100相似，因此省略了关于soic结构200中的其他组件(例如，绝缘包封体22、半导体管芯20、接合结构26、半导体管芯30、接合结构36和绝缘包封体40)的详细描述。
[0107]
图4a至图4l示意性地示出根据本揭露的一些其他实施例中soic结构的制造流程的剖视图。
[0108]
参考图4a，提供晶片10，晶片10包括半导体管芯。由于图4a中所示的工艺与图1a中所示的相同，因此省略了关于图4a中所示工艺的详细描述。
[0109]
参考图4b，晶片10被拾取、放置并接合至载体c1上。载体c1可以是半导体晶片，例如硅晶片。载体c1可以具有圆形顶视形状和硅晶片的尺寸。举例来说、载体c1可具有8寸的
直径、12寸的直径或其他尺寸。晶片10借由通过晶片对晶片接合工艺与载体c1接合。执行接合工艺以使晶片10的接合介电层18a与载体c1接合。前述的接合工艺可以是直接接合工艺。在进行上述直接接合工艺之后，可在接合介电层18a和载体c1之间形成半导体-介电质接合接口，例如硅-氮化硅(si-sin
x
)接合界面。
[0110]
参考图4c，执行薄化工艺以部分去除晶片10的半导体衬底12，直到衬底通孔14从半导体衬底12的背面显露出来。薄化工艺可以是化学机械研磨(cmp)工艺和/或机械研磨工艺。在进行上述薄化工艺之后，衬底通孔14会从半导体衬底12的背面突出。
[0111]
参照图4d至图4l，由于图4d至图4l中所示的soic结构300的工艺与图1e至图1m中所示的工艺相同，因此省略关于图4a至图4l中所示的工艺的详细描述。
[0112]
图5a到图5i示意性地示出根据本揭露的一些替代实施例中pop结构的制造流程的剖视图。
[0113]
参照图5a至图5d，由于图5a至图5d中所示的工艺与图2a至图2d中所示的工艺相同，因此省略关于图5a至图5d中所示的工艺的详细描述。
[0114]
参考图5e，在形成导电通孔72之后，拾取至少一个soic结构300并放置在重布线路结构61的介电层68上。为了方便说明，在图5e中仅示出单一个soic结构300及其周围的导电通孔72。然而，应注意的是，图5a至图5i中所示的工艺步骤可以在晶片层级执行，且这些工艺步骤可在设置在载体60上的多个soic结构300和导电通孔72上执行。如图5e所示，soic结构300中的贴附膜50贴附在介电层68上。
[0115]
参照图5f至图5i，由于图5f至图5i中所示的工艺与图2f至图2i中所示的工艺相同，因此省略关于图5f至图5i中所示的工艺的详细描述。
[0116]
如图5i所示，积体扇出封装p4包括soic结构300(即组件管芯)、导电通孔72、绝缘包封体76’、重布线路结构61和重布线路结构77。绝缘包封体76’侧向地包封soic结构300和导电通孔72。重布线路结构61和重布线路结构77分别设置在绝缘包封体76’的对侧。soic结构300包括半导体管芯20(即，底层半导体管芯)、半导体管芯30(即，顶层半导体管芯)、抗电弧层38”和绝缘包封体40。半导体管芯30堆栈在半导体管芯20上，并且与半导体管芯20电性连接。抗电弧层38”与半导体管芯30接触。此外，第一绝缘包封体40设置在半导体管芯20上并且侧向地包封半导体管芯30。
[0117]
图6示意性地示出根据本揭露的一些和实施例中pop结构的积体扇出封装结构的剖视图。
[0118]
参考图5i和图6，图6中的积体扇出封装p5与图5i中的积体扇出封装p4相似，除了积体扇出封装p5包括了具有多层结构的抗电弧层438的系统化集成电路(soic)结构400，多层结构的抗电弧层438包括与半导体管芯30接触的金属层438a和覆盖金属层438a的介电层438b。由于soic结构400除了多层结构的抗电弧层438之外与soic结构300相似，因此，此处省略关于soic结构400中其他组件(例如，半导体管芯20、接合结构26、半导体管芯30、接合结构36和绝缘包封体40)的详细描述。
[0119]
图7a至图7l示意性地示出根据本揭露的一些其他实施例中soic结构的制造工艺的剖视图。
[0120]
参照图7a至图7e，由于图7a至图7e中所示的工艺与图1a至图1e中所示的工艺相同，因此省略关于图7a至图7e中所示的工艺的详细描述。
[0121]
参考图7f，在接合结构26上形成绝缘包封材料以覆盖半导体管芯30。绝缘包封材料可以是借由包覆模塑工艺所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料填充相邻半导体管芯30之间的间隙。在接合结构26上形成绝缘包封材料之后，绝缘包封材料被部分去除，直到半导体管芯30的半导体衬底32露出，从而形成绝缘包封体40。绝缘包封材料可借由平坦化工艺部分去除，例如化学机械研磨(cmp)工艺和/或机械研磨工艺。在执行上述平坦化工艺之后，绝缘包封体40的顶面与半导体管芯30的背面实质上对齐。
[0122]
在执行上述平坦化工艺之后，形成抗电弧层39以全面性覆盖住绝缘包封体40的顶面和半导体管芯30的背面。电荷积累可以在图1g到图1m中所示的工艺期间被抗电弧层39释放掉。因此，抗电弧层39可以保护半导体管芯20和半导体管芯30免于受到在随后执行的接合工艺与剥离工艺期间所产生的esd损坏，例如图7g所示的接合工艺、图7h所示的剥离工艺、图7k中所示的剥离工艺和框架安装工艺，以及图7l中所示的框架安装工艺。
[0123]
参照图7g，提供载体c2，载体c2包括形成在其上的剥离层42。在一些实施例中，载体c2是玻璃衬底、陶瓷载体或其类似物。载体c2可以具有圆形顶视形状和玻璃衬底的尺寸。举例来说、载体c2可具有8寸的直径、12寸的直径或其类似尺寸。剥离层42可由聚合物基础材料(例如，光热转化(lthc)材料)形成，其随后可与载体c2一起被去除。在一些实施例中，剥离层42是由环氧基础的热释放材料所形成的。在其他实施例中，剥离层42是由紫外线(uv)胶所形成的。剥离层42可在液体状态下涂布并固化。在一些替代实施例中，剥离层42是层压膜，且层压膜层压在载体c2上。剥离层42的顶面是实质上平面。执行接合工艺(例如，晶片对晶片接合工艺)以将形成在载体c1上的结构与由载体c2所承载的剥离层42接合。在将形成在载体c1上地结构与载体c2所承载的剥离层42接合之后，抗电弧层39会与剥离层42接合。
[0124]
参照图7h至图7l，由于图7h至图7l中所示的soic结构500的工艺与图1i至图1m中所示的工艺相同，因此省略关于图7a至图7e中所示的工艺的详细描述。
[0125]
图8a到图8i示意性地示出根据本揭露的一些替代实施例中制造pop结构的工艺流程的剖视图。
[0126]
参照图8a至图8d，由于图8a至图8d中所示的工艺与图2a至图2d中所示的工艺相同，因此省略关于图8a至图8d中所示的工艺的详细描述。
[0127]
参考图8e，在形成导电通孔72之后，拾取至少一个soic结构500并放置在重布线路结构61的介电层68上。为了便于说明，在图8e中仅示出单一个soic结构500及其周围的导电通孔72。然而，应注意的是，图8a至图8i中所示的工艺步骤可以在晶片层级执行，且可在配置在载体60上的多个soic结构500和导电通孔72上执行。如图8e所示，soic结构500中的贴附膜50贴附在介电层68上。
[0128]
参考图8f至图8i，由于图8f至图8i中所示的工艺与图2f至图2i中所示的工艺相同，因此省略关于图8f至图8i中所示的工艺的详细描述。
[0129]
如图8i所示，积体扇出封装p6包括soic结构500(即组件管芯)、导电通孔72、绝缘包封体76’、重布线路结构61和重布线路结构77。soic结构500和导电通孔72被绝缘包封体76’侧向地包封住。重布线路结构61和重布线路结构77分别设置在绝缘包封体76’的对侧。soic结构500包括半导体管芯20(即，底层半导体管芯)、绝缘包封体22、半导体管芯30(即，
顶层半导体管芯)、抗电弧层39和绝缘包封体40。半导体管芯20被绝缘包封体22侧向地包封住。绝缘包封体22和绝缘包封体40分别与绝缘包封体76’接触。半导体管芯30堆栈在半导体管芯20上并且与半导体管芯20电性连接。抗电弧层39与半导体管芯30和绝缘包封体40接触。第一绝缘包封体40是设置在半导体管芯20上并且侧向地包封住半导体管芯30。在一些实施例中，积体扇出封装p6还包括接合结构26和接合结构36，接合结构26设置在半导体管芯20的背面上，接合结构36设置在半导体管芯30正面上，其中接合结构26和接合结构36设置在半导体管芯20和半导体管芯30之间，且半导体管芯30透过接合结构26和接合结构36与半导体管芯20电性连接。此外，绝缘包封体22和绝缘包封体40借由接合结构26彼此分隔开。
[0130]
图9至图11示意性地图示根据本揭露的一些实施例中各种pop结构的剖视图。
[0131]
参考图8i和图9，图9中的积体扇出封装p7与图8i中的积体扇出封装p6相似，除了积体扇出封装p7包括soic结构600和多层结构的抗电弧层39’，且多层结构的抗电弧层39’包括与半导体管芯30接触的金属层39a以及覆盖金属层39a的介电层39b。由于soic结构600除了多层结构的抗电弧层39之外与soic结构500相似，因此省略了关于soic结构600中的其他组件(例如，绝缘包封体22、半导体管芯20、接合结构26、半导体管芯30、接合结构36和绝缘包封体40)的详细描述。
[0132]
参考图8i和图10，图10中的积体扇出封装p8与图8i中的积体扇出封装p6相似，除了积体扇出封装p8包括soic结构700，且soic结构700中的半导体管芯20未被绝缘包封体侧向地包封住。由于soic结构700与soic结构500相似，因此省略了关于soic结构700中的其他组件(例如，半导体管芯20、接合结构26、半导体管芯30、接合结构36和绝缘包封体40)的详细描述。
[0133]
参考图9和图11，图11所示的积体扇出封装p9与图9所示的积体扇出封装p7相似，除了积体扇出封装p9包括soic结构800，且soic结构800中的半导体管芯20未被绝缘包封体侧向地包封住。由于soic结构800与soic结构600相似，因此省略了关于soic结构800中的其他组件(例如，半导体管芯20、接合结构26、半导体管芯30、接合结构36和绝缘包封体40)的详细描述。
[0134]
图12a至图12n示意性地图示根据本揭露的一些其他实施例中soic结构的工艺的剖视图。
[0135]
参照图12a至图12e，由于图12a至图12e中所示的工艺与图1a至图1e中所示的工艺相同，因此省略关于图12a至图12e中所示的工艺的详细描述。
[0136]
参考图12f和图12g，在接合结构26上形成绝缘包封材料40a以覆盖半导体管芯30。绝缘包封材料40a可以是借由包覆模塑工艺所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料40a填充相邻半导体管芯30之间的间隙。在接合结构26上形成绝缘包封材料40a之后，执行第一薄化工艺以部分去除绝缘包封材料40a，从而形成绝缘包封材料40b。绝缘包封材料40a可借由平坦化工艺部分去除，例如化学机械研磨(cmp)工艺和/或机械研磨工艺。在进行第一薄化工艺之后，绝缘包封体40b的顶面会高于半导体管芯30的背面。半导体管芯30的背面在此阶段未被显露。
[0137]
参考图12h和图12i，提供载体c2，载体c2包括形成在其上的剥离层42。在一些实施例中，载体c2是玻璃衬底、陶瓷载体或其类似物。载体c2可以具有圆形顶视形状和玻璃衬底的尺寸。举例来说、载体c2可具有8寸的直径、12寸的直径或其类似尺寸。剥离层42可以是聚
合物基础的材料(例如，光热转化(lthc)材料)形成，其随后可与载体c2一起被去除。在一些实施例中，剥离层42是由环氧基础的热释放材料所形成的。在其他实施例中，剥离层42是由紫外线(uv)胶所形成的。剥离层42可在液体状态被涂布并固化。在替代实施例中，剥离层42是层压膜，且层压膜层压在载体c2上。剥离层42的顶面是实质上平面。执行接合工艺(例如，晶片对晶片接合工艺)以将形成在载体c1上的结构与由载体c2所承载的剥离层42接合。在形成在载体c1上的结构与载体c2所承载的剥离层42接合之后，绝缘包封体40b会与载体c2所承载的剥离层42接合。
[0138]
参考图12j和图12k，由于图12j和图12k所示的工艺与图1j和图1k所示的工艺相同，因此省略了关于图12j和图12k所示的工艺的详细描述。
[0139]
参考图12l，执行框架安装工艺，使得载体c2所承载的结构安装在框架所承载的胶带tp1上。在执行框架安装工艺之后，介电层48贴附到胶带tp1上，然后，执行剥离工艺以使载体c2从半导体管芯30和绝缘包封体40剥离。在框架安装工艺和载体c2的剥离工艺过程中，绝缘包封材料40b可以保护半导体管芯20和半导体管芯30不被esd损坏。
[0140]
参考图12m，执行第二薄化工艺以部分去除绝缘包封材料40b，直到显露出半导体管芯30的背面。在进行第二薄化工艺之后，形成绝缘包封体40c以侧向地包封住半导体管芯30。绝缘包封材料40b可借由平坦化工艺部分去除，例如化学机械研磨(cmp)工艺和/或机械研磨工艺。在进行上述第二薄化工艺之后，绝缘包封体40c的顶面与半导体管芯30的背面实质上对齐。半导体管芯30的背面会在此阶段被显露出来。
[0141]
参考图12n，由于图12n中所示的soic结构900的工艺与图1m中所示的工艺相同，因此省略关于图12n中所示的工艺的详细描述。
[0142]
图13a到图13i示意性地示出根据本揭露的一些备选实施例中pop结构的工艺的剖视图。
[0143]
参考图13a至图13d，由于图13a至图13d中所示的工艺与图2a至图2d中所示的工艺相同，因此省略关于图13a至图13d中所示的工艺的详细描述。
[0144]
参考图13e，在形成导电通孔72之后，拾取至少一个soic结构900并放置在重布线路结构61的介电层68上。为了方便说明，在图13e中仅示出了单一个soic结构900及其周围的导电通孔72。然而，应注意的，图13a至图13i中所示的工艺步骤可以在晶片层级执行，且可在设置在载体60上的多个soic结构900和导电通孔72上执行。如图13e所示，soic结构900中的贴附膜50贴附在介电层68上。
[0145]
参照图13f至图13i，由于图13f至图13i中所示的工艺与图2f至图2i中所示的工艺相同，因此省略关于图13f至图13i中所示的工艺的详细描述。
[0146]
根据本技术的一些实施例，提出了一种包括抗电弧层的组件管芯。组件管芯(例如，soic管芯)中的抗电弧层可以保护组件管芯不被接合/剥离工艺中所产生的esd损坏。根据一些其他实施例，提出了一种包括了绝缘包封材料的两阶段去除工艺的制造方法。绝缘包封材料的两阶段去除工艺可以保护组件管芯不被接合/剥离工艺中所产生的esd损坏。
[0147]
根据本公开的一些实施例，提供了包括第一半导体管芯、第二半导体管芯、抗电弧层和第一绝缘包封体的组件管芯。第二半导体管芯堆栈在第一半导体管芯上且与第一半导体管芯电性连接。抗电弧层与第二半导体管芯接触。第一绝缘包封体设置在第一半导体管芯上且侧向地包封住第二半导体管芯。在一些实施例中，抗电弧层与第二半导体管芯中的
侧壁接触，且第二半导体管芯借由抗电弧层与第一绝缘包封体分隔。在一些实施例中，抗电弧层包括第一部分和第二部分，第一部分覆盖第二半导体管芯的侧壁，第二半导体管芯借由第一部分与第一绝缘包封体分隔，第二部分设置在第一半导体管芯和第一绝缘包封体之间，且第一半导体管芯借由第二部分与第一绝缘包封体间隔。在一些实施例中，组件管芯进一步包括与第一绝缘包封体的顶面、第二半导体管芯的背面和第一部分的顶端接触的贴附膜。在一些实施例中，第一部分的顶端与第一绝缘包封体的顶面和第二半导体管芯的背面实质上对齐。在一些实施例中，抗电弧层的第二部分包括内端和与内端相对的外端，第二部分的内端与第一部分的底端相连，且第二部分的外端与第一绝缘包封体的侧壁实质上对齐。在一些实施例中，组件管芯还包括侧向地包封住第一半导体管芯的第二绝缘包封体，其中第二绝缘包封体的侧壁与第一绝缘包封体的侧壁实质上对齐。在一些实施例中，组件管芯进一步包括与第一绝缘包封体中的顶面、第二半导体管芯中的背面和抗电弧层接触的贴附膜。在一些实施例中，组件管芯还包括第一接合结构和第二接合结构，第一接合结构设置在第一半导体管芯的背面上，第二接合结构设置在第二半导体管芯的正面，其中第一接合结构和第二接合结构设置在第一半导体管芯和第二半导体管芯之间，且第二半导体管芯透过第一接合结构和第二接合结构与第一半导体管芯电性连接。在一些实施例中，抗电弧层包括与第二半导体管芯接触的金属层。在一些实施例中，抗电弧层包括与第二半导体管芯接触的金属层以及覆盖金属层的介电层。
[0148]
根据本公开的一些其他实施例，提供了一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正面和形成在底层半导体管芯的背面上的第二接合结构将顶层半导体管芯接合至底层半导体管芯到第一接合结构；形成覆盖顶层半导体管芯的侧壁、顶层半导体管芯的背面和底层半导体管芯的背面的抗电弧材料层；在抗电弧材料层上形成绝缘材料；部分去除绝缘材料和抗电弧材料层，直到露出顶层半导体管芯的背面，从而形成绝缘包封体和抗电弧层，其中绝缘包封体形成在第一半导体管芯上并且侧向地包封第二半导体管芯，并且形成抗电弧层以覆盖顶层半导体管芯的侧壁和底层半导体管芯的背面。在一些实施例中，抗电弧材料层是共形地沉积以覆盖顶层半导体管芯的侧壁、顶层半导体管芯的背面和底层半导体管芯的背面。在一些实施例中，形成抗电弧材料层包括：形成金属以覆盖顶层半导体管芯的侧壁、顶层半导体管芯的背面和底层半导体管芯的背面。在一些实施例中，形成抗电弧材料层还包括在金属层上形成介电层。在一些实施例中，前述的方法还包括：将绝缘包封体和背面的顶级半导体与载体接合；在底层半导体管芯的正面上形成导电端子；以及在形成导电端子之后，使载体从绝缘包封体和顶层半导体的背面剥离。
[0149]
根据本公开的一些其他实施例，提供一种组件管芯的制造方法。前述的方法包括：借由形成在顶层半导体管芯的正表上的第一接合结构以及形成在底层半导体管芯的背面上的第二接合结构使顶层半导体管芯与底层半导体管芯接合；形成绝缘包封体以侧向地包封住顶层半导体管芯；以及形成抗电弧材料层以覆盖顶层半导体管芯和绝缘包封体。在一些实施例中，形成抗电弧材料层包括形成金属以覆盖顶层半导体管芯和绝缘包封体。在一些实施例中，形成抗电弧材料层还包括在金属层上形成介电层。在一些实施例中，方法还包括：将抗电弧材料层与载体接合；在底层半导体管芯的正面上形成导电端子；以及在形成导电端子之后，使载体从抗电弧材料层剥离。
[0150]
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公
开的各个方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，且他们可在不背离本发明的精神及范围的情况下在本文中做出各种改变、替代及变更。