一种基于忆阻器的异或逻辑电路

一种基于忆阻器的异或逻辑电路
1.本发明申请是中国专利申请(申请号为：2021104958594，发明名称：一种忆阻器读写方法，申请日：20210507)的分案申请。
技术领域
2.本发明涉及忆阻器读写技术领域，尤其涉及一种基于忆阻器的异或逻辑电路。


背景技术：

3.1971年，华裔科学家蔡少棠教授提出了忆阻器的概念，然而，在提出概念之后的三十几年里，研究者们对忆阻器的研究进展缓慢。直到2008年，惠普实验室制备出世界上首个纳米尺寸的忆阻器元件，立即引起了众多学者和工程师们的浓厚兴趣，忆阻器成为了研究的新热点。可以说，忆阻器的发明是电子信息技术领域发展史上的里程碑。
4.由于忆阻器具有记忆特性，可以将计算结果存储于自身等特点，因此，当前研究中，越来越多的学者将忆阻元件应用于电路设计，尤其是信息存储及逻辑运算等领域。然而，目前忆阻器的读写对电路要求比较高，限制了忆阻器在实际中的应用。
5.故，针对现有技术的缺陷，实有必要提出一种技术方案以解决现有技术存在的技术问题。


技术实现要素：

6.有鉴于此，确有必要提供一种基于忆阻器的异或逻辑电路，采用忆阻器构建，在相同的异或逻辑下，忆阻器可以处于不同的状态，通过读取忆阻器的状态，使异或逻辑们具有第二逻辑输出，也即，可以将相同的异或逻辑识别为不同的电路模式，大大丰富了实际电路功能的扩展；能够以更为简单的电路结构实现更丰富的读写控制以及逻辑控制功能。
7.为了解决现有技术存在的技术问题，本发明的技术方案如下：
8.一种基于忆阻器的异或逻辑电路，该电路至少包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4和第五mos管m5，其中，第一mos管m1、第二mos管m2、第三mos管m3为nmos晶体管，第四mos管m4、第五mos管m5为pmos晶体管，第一mos管m1的栅极与第二mos管m2的栅极以及第四mos管m4的栅极相连接作为第一控制端，第一mos管m1的漏极与第二mos管m2的漏极以及第四mos管m4的漏极相连接；第一mos管m1的源极与第三mos管m3的漏极以及第五mos管m5的漏极相连接；第三mos管m3的栅极与第五mos管m5的栅极以及忆阻器的一端相连接作为第二控制端，第二mos管m2的源极与忆阻器的另一端相连接；第四mos管m4的源极和第五mos管m5的源极与电源端相连接，第三mos管m3的源极接地；其中，第一控制端和第二控制端作为输入端，第二mos管m2的源极与忆阻器的另一端相连接作为输出端，以实现异或逻辑功能。
9.作为进一步的改进方案，异或逻辑功能具有第二逻辑输出，通过读取单元读取忆阻器状态获取第二逻辑输出。
10.作为进一步的改进方案，所述读取单元至少包括第一电阻r1、激励模块和状态获
取模块，其中，激励模块与忆阻器的一端相连接，用于向忆阻器输出电压信号；忆阻器的另一端与第一电阻r1的一端相连接作为状态输出端，第一电阻r1的另一端接地；状态获取模块与状态输出端相连接，用于获取状态输出端的电压状态并以此获取忆阻器的状态。
11.作为进一步的改进方案，所述状态获取模块采用比较器实现，比较器的两个输入端分别与忆阻器的两端相连接，比较器的输出为忆阻器的状态。
12.作为进一步的改进方案，第一电阻r1的阻值介于忆阻器高阻态和低阻态之间。
13.作为进一步的改进方案，忆阻器高阻态时阻值为100kω，其低阻态时阻值为100ω，第一电阻r1的阻值为1kω至10kω之间。
14.作为进一步的改进方案，当第一控制端为高电平时，根据第二控制端的电平状态执行忆阻器高阻态或低阻态的写入。
15.本发明还公开了一种忆阻器读写方法，至少设置写入单元和读取单元，其中，向忆阻器写入信息时，接通写入单元形成写入回路，所述写入单元在忆阻器两端产生正向电压使忆阻器处于高阻态，或者所述写入单元在忆阻器两端产生反向电压使忆阻器处于低阻态；
16.读取忆阻器状态时，接通读取单元形成读取回路，所述读取单元在忆阻器的一端产生激励信号，并在忆阻器的另一端读取输出状态以此获取忆阻器的状态。
17.作为进一步的改进方案，所述读取单元至少包括第一电阻r1、激励模块和状态获取模块，其中，激励模块与忆阻器的一端相连接，用于向忆阻器输出电压信号；忆阻器的另一端与第一电阻r1的一端相连接作为状态输出端，第一电阻r1的另一端接地；状态获取模块与状态输出端相连接，用于获取状态输出端的电压状态并以此获取忆阻器的状态。
18.作为进一步的改进方案，所述状态获取模块采用比较器实现，比较器的两个输入端分别与忆阻器的两端相连接，比较器的输出为忆阻器的状态。
19.作为进一步的改进方案，第一电阻r1的阻值介于忆阻器高阻态和低阻态之间。
20.作为进一步的改进方案，忆阻器高阻态时阻值为100kω，其低阻态时阻值为100ω，第一电阻r1的阻值为1kω至10kω之间。
21.作为进一步的改进方案，写入单元采用mos逻辑电路实现。
22.作为进一步的改进方案，所述写入单元至少包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4和第五mos管m5，其中，第一mos管m1、第二mos管m2、第三mos管m3为nmos晶体管，第四mos管m4、第五mos管m5为pmos晶体管，第一mos管m1的栅极与第二mos管m2的栅极以及第四mos管m4的栅极相连接作为第一控制端，第一mos管m1的漏极与第二mos管m2的漏极以及第四mos管m4的漏极相连接；第一mos管m1的源极与第三mos管m3的漏极以及第五mos管m5的漏极相连接；第三mos管m3的栅极与第五mos管m5的栅极以及忆阻器的一端相连接作为第二控制端，第二mos管m2的源极与忆阻器的另一端相连接；第四mos管m4的源极和第五mos管m5的源极与电源端相连接，第三mos管m3的源极接地。
23.作为进一步的改进方案，当第一控制端为高电平时，根据第二控制端的电平状态执行忆阻器高阻态或低阻态的写入。
24.作为进一步的改进方案，利用写入单元执行异或逻辑功能，其中，第一控制端和第二控制端作为输入端，第二mos管m2的源极与忆阻器的另一端相连接作为输出端。
25.作为进一步的改进方案，通过读取单元读取忆阻器状态，使异或逻辑功能具有第
二逻辑输出。
26.与现有技术相比较，由于本发明异或门电路采用忆阻器构建，在相同的异或逻辑下，忆阻器可以处于不同的状态，因此，可以通过读取忆阻器的状态，使异或逻辑们具有第二逻辑输出，也即，可以将相同的异或逻辑识别为不同的电路模式，大大丰富了实际电路功能的扩展。同时，本发明通过简单的电路结构实现忆阻器的读写功能，通过电阻分压的形式读取忆阻器的状态，同时通过mos逻辑电路实现忆阻器状态的写入，在实现读写功能的同时，能够实现异或逻辑功能，大大丰富了实际电路功能，提升了实际电路设计的灵活性和可扩展性。
附图说明
27.图1为本发明中忆阻器的元件符号示意图。
28.图2为本发明忆阻器读写方法的原理示意图。
29.图3为本发明中读取单元的原理示意图。
30.图4为本发明另一种实施方式中读取单元的原理示意图。
31.图5为本发明中写入单元的原理示意图。
32.如下具体实施例将结合上述附图进一步说明本发明。
具体实施方式
33.以下将结合附图对本发明提供的技术方案作进一步说明。
34.忆阻器的阻值具有明显的开关特性和可控性，也即，当加在忆阻器两端的正向或反向电压超过一定阈值时，其阻值在高阻态和低阻态之间相互转换。参见图1，所示为忆阻器的电路符号，当忆阻器两端输入一定正向电压时，忆阻器为高阻态，并当正向电压消失时，也能保持高阻态；而当忆阻器两端输入一定反向电压时，忆阻器为低阻态，并当反向电压消失时，也能保持低阻态。因此，可以利用忆阻器的这个特性，实现信息存储及逻辑运算。在以下论述中，以忆阻器高阻态表示逻辑
‘1’
，以忆阻器低阻态表示逻辑
‘0’
，当然实际电路应用中，也可以作相反的约定。
35.参见图2，所示为本发明忆阻器读写方法的原理示意图，至少设置并接在忆阻器两端的写入单元和读取单元，为了让读写过程更为稳定，任意时刻只能选通写入单元或读取单元进行工作。其中，向忆阻器写入信息时，接通写入单元形成写入回路，所述写入单元在忆阻器两端产生正向电压或反向电压使忆阻器处于高阻态或低阻态；也即，当要向忆阻器写入逻辑
‘1’
，写入单元输出正向电压使忆阻器为高阻态，同样，当要向忆阻器写入逻辑
‘0’
，写入单元输出反向电压使忆阻器为低阻态。
36.读取忆阻器状态时，接通读取单元形成读取回路，读取单元在忆阻器的一端产生激励信号，并在忆阻器的另一端读取输出状态以此获取忆阻器的状态。也即，当忆阻器处于不同状态(高阻态或低阻态)，在忆阻器一端输入激励信号，其另一端的输出信号会产生不同的状态，本发明正是利用这个原理获取忆阻器的状态。
37.参见图3，所示为本发明一种优选实施方式的原理框图，读取单元至少包括第一电阻r1、激励模块和状态获取模块，其中，激励模块与忆阻器的一端相连接，用于向忆阻器输出电压信号；忆阻器的另一端与第一电阻r1的一端相连接作为状态输出端，第一电阻r1的
另一端接地；状态获取模块与状态输出端相连接，用于获取状态输出端的电压状态并以此获取忆阻器的状态。
38.上述电路中，忆阻器、第一电阻r1和地之间形成传输回路，当忆阻器的一端输入电压信号，忆阻器和第一电阻r1之间形成分压，忆阻器处于高阻态或低阻态时，第一电阻r1的电压值将不同，因此，实际中，可以通过ad采样该点的电压值，并根据该值来判断忆阻器的状态。
39.在一种优选实施方式中，第一电阻r1的阻值介于忆阻器高阻态和低阻态之间。当忆阻器处于高阻态时，第一电阻r1的分压值更靠近逻辑
‘0’
电平，而当忆阻器处于低阻态时，第一电阻r1的分压值更靠近逻辑
‘1’
电平，由此能够明显的区分出两种状态。
40.在一种优选实施方式中，忆阻器高阻态时阻值为100kω，其低阻态时阻值为100ω，第一电阻r1的阻值为1kω至10kω之间。在该电路参数下，当忆阻器处于高阻态时，第一电阻r1的分压值几乎接近逻辑
‘0’
电平，而当忆阻器处于低阻态时，第一电阻r1的分压值几乎接近逻辑
‘1’
电平，因此，可以通过设计逻辑电路实现状态输出。
41.在一种优选实施方式中，状态获取模块采用比较器实现，参见图4，比较器的两个输入端分别与忆阻器的两端相连接，比较器的输出为忆阻器的状态。当忆阻器为高阻态时，比较器输出逻辑
‘1’
，而当忆阻器为低阻态时，比较器输出逻辑
‘0’
。从而可以方便的实现忆阻器的状态输出。
42.现有技术中，关于忆阻器存储研究和逻辑运算研究属于相对独立的两个研究方向，本技术中，将基于忆阻器设计的逻辑运算电路应用于忆阻器的读写。
43.在一种优选实施方式中，写入单元采用mos逻辑电路实现。参见图5，所示为写入单元的电路原理图，写入单元至少包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4和第五mos管m5，其中，第一mos管m1、第二mos管m2、第三mos管m3为nmos晶体管，第四mos管m4、第五mos管m5为pmos晶体管，第一mos管m1的栅极与第二mos管m2的栅极以及第四mos管m4的栅极相连接作为第一控制端，第一mos管m1的漏极与第二mos管m2的漏极以及第四mos管m4的漏极相连接；第一mos管m1的源极与第三mos管m3的漏极以及第五mos管m5的漏极相连接；第三mos管m3的栅极与第五mos管m5的栅极以及忆阻器的一端相连接作为第二控制端，第二mos管m2的源极与忆阻器的另一端相连接；第四mos管m4的源极和第五mos管m5的源极与电源端相连接，第三mos管m3的源极接地。
44.上述电路中，当第一控制端为高电平时，m1、m2处于导通状态，m4处于截止状态；当第二控制信号为低电平时，m5处于导通状态，m3处于截止状态；这样，在m1、m2、m5处于导通状态下，电源端vcc由m5、m1、m2传输至输出端，此时忆阻器两端产生反向电压差，如果忆阻器之前状态为低阻态，则继续保持低阻态，如果忆阻器之前状态为高阻态，则改变为低阻态。另外，当第二控制信号为高电平时，m3处于导通状态，m5处于截止状态；在m1、m2、m3处于导通状态下，地信号由m3、m1、m2传输至输出端，此时忆阻器两端有正向电压差，如果忆阻器之前状态为高阻态，则继续保持高阻态，如果忆阻器之前状态为低阻态，则改变为高阻态。
45.由上述分析可知，当第一控制端为高电平时，根据第二控制端的电平状态能够保证执行忆阻器高阻态或低阻态的写入。
46.在一种优选实施方式中，利用写入单元同时能够执行异或逻辑功能，其中，第一控制端和第二控制端作为输入端，记为第一输入端s1和第二输入端s2，第二mos管m2的源极与
忆阻器的另一端相连接作为输出端vout。
47.假设忆阻器初始为低阻态,当s1＝0时，m1、m2处于截止状态，m4处于导通状态。
48.(1)s2＝0时，忆阻器为低阻态，由于m2处于截止状态，输出端为逻辑0，此时两端无电压差，保持低阻态。
49.(2)s2＝1时，忆阻器转换为高阻态，由于m2处于截止状态，输出端为逻辑1，此时两端无电压差，保持高阻态。
50.当s1＝1时，m1、m2处于导通状态，m4处于截止状态。
51.(1)s2＝0时，m1、m2、m5处于导通状态，电源端vcc由m5、m1、m2传输至输出端，此时两端有反向电压差，保持低阻态，等效为小电阻负载，则输出端为逻辑1。
52.(2)s2＝1时，忆阻器转换为高阻态，m1、m2、m3处于导通状态，地信号由m3、m1、m2传输至输出端，此时两端有正向电压差，保持高阻态，等效为大电阻负载，则输出端为逻辑0。
53.另外，当忆阻器初始为高阻态，当s1＝0时，m1、m2处于截止状态。
54.(1)s2＝0时，忆阻器为高阻态，由于m2处于截止状态，输出端为逻辑0，此时两端无电压差，保持高阻态。
55.(2)s2＝1时，忆阻器为高阻态，由于m2处于截止状态，输出端为逻辑1，此时两端无电压差，保持高阻态。
56.而当s1＝1时，m1、m2处于导通状态。
57.(1)s2＝0时，m1、m2、m5处于导通状态，vcc由m5、m1、m2传输至输出端，此时两端有反向电压差，转换为低阻态，等效为小电阻负载，则输出端为逻辑1。
58.(2)s2＝1时，忆阻器为高阻态，m1、m2、m3处于导通状态。
59.地信号由m3、m1、m2传输至输出端，此时两端有正向电压差，保持高阻态，等效为大电阻负载，则输出端为逻辑0。
60.由上述分析可知，不管忆阻器的初始状态为高阻态还是低阻态，该电路都能够执行如下逻辑：
61.(1)输入信号s1＝0，s2＝0时，输出信号v
out
＝0；
62.(2)输入信号s1＝0，s2＝1时，输出信号v
out
＝1；
63.(3)输入信号s1＝1，s2＝0时，输出信号v
out
＝1；
64.(1)输入信号s1＝1，s2＝1时，输出信号v
out
＝0。
65.因此，上述电路能够实现构成异或逻辑运算，达到了异或逻辑电路的功能设计。同时，当s1＝1时，又能通过s2的电平状态确保忆阻器状态的写入，大大丰富了电路功能，为实际电路设计带来更大的灵活性。
66.在一种优选实施方式中，通过读取单元读取忆阻器状态，使异或逻辑功能具有第二逻辑输出。现有技术异或逻辑电路通常仅仅能够实现的逻辑功能，由于本技术是采用忆阻器构建异或门，虽然忆阻器处于高阻态或低阻态都能够实现异或逻辑功能，然后在实际的电路设计中，可以利用识别忆阻器的状态，将相同的异或状态识别为不同的电路状态，从而使异或逻辑功能具有第二逻辑输出。利用本发明电路的这个特点，能够设计功能更为复杂的逻辑电路，大大方便了实际电路的设计。
67.利用本发明提出忆阻器读写方法，还可以实现一种忆阻器读写装置，至少设置并
接在忆阻器两端的写入单元和读取单元，读取单元至少包括第一电阻r1、激励模块和状态获取模块，其中，激励模块与忆阻器的一端相连接，用于向忆阻器输出电压信号；忆阻器的另一端与第一电阻r1的一端相连接作为状态输出端，第一电阻r1的另一端接地；状态获取模块与状态输出端相连接，用于获取状态输出端的电压状态并以此获取忆阻器的状态。写入单元至少包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4和第五mos管m5，其中，第一mos管m1、第二mos管m2、第三mos管m3为nmos晶体管，第四mos管m4、第五mos管m5为pmos晶体管，第一mos管m1的栅极与第二mos管m2的栅极以及第四mos管m4的栅极相连接作为第一控制端，第一mos管m1的漏极与第二mos管m2的漏极以及第四mos管m4的漏极相连接；第一mos管m1的源极与第三mos管m3的漏极以及第五mos管m5的漏极相连接；第三mos管m3的栅极与第五mos管m5的栅极以及忆阻器的一端相连接作为第二控制端，第二mos管m2的源极与忆阻器的另一端相连接；第四mos管m4的源极和第五mos管m5的源极与电源端相连接，第三mos管m3的源极接地。具体电路工作原理参见上述分析。
68.另外，利用本发明提出忆阻器读写方法，还可以实现一种基于忆阻器的异或逻辑电路，该电路至少包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4和第五mos管m5，其中，第一mos管m1、第二mos管m2、第三mos管m3为nmos晶体管，第四mos管m4、第五mos管m5为pmos晶体管，第一mos管m1的栅极与第二mos管m2的栅极以及第四mos管m4的栅极相连接作为第一控制端，第一mos管m1的漏极与第二mos管m2的漏极以及第四mos管m4的漏极相连接；第一mos管m1的源极与第三mos管m3的漏极以及第五mos管m5的漏极相连接；第三mos管m3的栅极与第五mos管m5的栅极以及忆阻器的一端相连接作为第二控制端，第二mos管m2的源极与忆阻器的另一端相连接；第四mos管m4的源极和第五mos管m5的源极与电源端相连接，第三mos管m3的源极接地；其中，第一控制端和第二控制端作为输入端，第二mos管m2的源极与忆阻器的另一端相连接作为输出端。由上述分析可知，该电路不管忆阻器处于高阻态或者低阻态均可以实现异或逻辑功能，由于该异或门电路采用忆阻器构建，在相同的异或逻辑下，忆阻器可以处于不同的状态，因此，可以通过读取忆阻器的状态，使异或逻辑们具有第二逻辑输出，也即，可以将相同的异或逻辑识别为不同的电路模式，大大丰富了实际电路功能的扩展。
69.忆阻器状态的读取通过读取单元实现，参见图3，读取单元至少包括第一电阻r1、激励模块和状态获取模块，其中，激励模块与忆阻器的一端相连接，用于向忆阻器输出电压信号；忆阻器的另一端与第一电阻r1的一端相连接作为状态输出端，第一电阻r1的另一端接地；状态获取模块与状态输出端相连接，用于获取状态输出端的电压状态并以此获取忆阻器的状态。
70.上述电路中，忆阻器、第一电阻r1和地之间形成传输回路，当忆阻器的一端输入电压信号，忆阻器和第一电阻r1之间形成分压，忆阻器处于高阻态或低阻态时，第一电阻r1的电压值将不同，因此，实际中，可以通过ad采样该点的电压值，并根据该值来判断忆阻器的状态。
71.在一种优选实施方式中，第一电阻r1的阻值介于忆阻器高阻态和低阻态之间。当忆阻器处于高阻态时，第一电阻r1的分压值更靠近逻辑
‘0’
电平，而当忆阻器处于低阻态时，第一电阻r1的分压值更靠近逻辑
‘1’
电平，由此能够明显的区分出两种状态。
72.在一种优选实施方式中，忆阻器高阻态时阻值为100kω，其低阻态时阻值为100
ω，第一电阻r1的阻值为1kω至10kω之间。在该电路参数下，当忆阻器处于高阻态时，第一电阻r1的分压值几乎接近逻辑
‘0’
电平，而当忆阻器处于低阻态时，第一电阻r1的分压值几乎接近逻辑
‘1’
电平，因此，可以通过设计逻辑电路实现状态输出。
73.在一种优选实施方式中，状态获取模块采用比较器实现，参见图4，比较器的两个输入端分别与忆阻器的两端相连接，比较器的输出为忆阻器的状态。当忆阻器为高阻态时，比较器输出逻辑
‘1’
，而当忆阻器为低阻态时，比较器输出逻辑
‘0’
。从而可以方便的实现忆阻器的状态输出。
74.以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
75.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。