记忆体装置、记忆体系统以及记忆体装置的制造方法与流程

1.本揭示文件是关于一种记忆体装置、一种记忆体系统以及一种记忆体装置的制造方法，特别是关于一种金属-绝缘体-金属结构的金属熔丝记忆体装置、记忆体系统以及制造方式。


背景技术：

2.通常，记忆体装置可以是挥发性记忆体装置及非挥发性记忆体(non-volatile memory，nvm)装置。挥发性记忆体装置可在提供电力时储存数据，但一旦关闭电力，会丢失储存的数据。一次性可程序(one-time programmable，otp)记忆体装置是一种常用于只读记忆体(read-only memory，rom)的非挥发性记忆体。当一次性可程序记忆体装置被程序化后，此装置就不能再被程序化。电子熔丝(electronic fuse，efuse)记忆体单元是一种一次性可程序记忆体装置，包括一种单晶体管单电阻器(one-transistor,one-resistor，1t1r)组态。随着技术的不断进步且遵循莫耳定律，需要具有小单元面积的装置。


技术实现要素：

3.一种记忆体装置，包含多个记忆体单元，记忆体单元各自包括彼此串联耦合的一个存取晶体管及一个电阻器。这些记忆体单元的电阻器各自形成为设置于一个基板上方的多个互连结构中之一。这些记忆体单元的存取晶体管设置相对于一个第一金属化层，此第一金属化层含有来自此基板的互连结构。
4.一种记忆体系统，包含一个第一记忆体阵列及多个第一控制电路。第一记忆体阵列包括多个第一记忆体单元，其中第一记忆体单元各自包括一个电阻器及一个或多个存取晶体管，存取晶体管各自串联耦合至电阻器。第一控制电路用以存取第一记忆体阵列，其中第一控制电路各自包括一个或多个控制晶体管。其中第一记忆体单元的存取晶体管垂直设置于第一记忆体单元的电阻器上方，且第一记忆体单元的电阻器垂直设置于第一控制电路的控制晶体管上方。
5.一种记忆体装置的制造方法，包含以下步骤：沿着基板的主表面形成多个控制晶体管。在控制晶体管上方形成一个第一金属化层，其中第一金属化层包括多个第一互连结构。在第一金属化层上方形成多个存取晶体管。其中第一互连结构各自串联耦合至存取晶体管中的至少一对应者，进而形成多个一次性可程序记忆体单元。
附图说明
6.本揭示文件的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
7.图1a示出了根据一些实施例的实例记忆体装置的示意方块图；
8.图1b示出了根据一些实施例的图1a的记忆体装置的一部分的实例电路图；
9.图2示出了根据一些实施例的图1a至图1b的记忆体装置的记忆体单元的实例电路图；
10.图3a示出了根据一些实施例的实例记忆体装置的方块图的三维透视图；
11.图3b示出了根据一些实施例的图3a的记忆体装置的横截面图；
12.图4示出了根据一些实施例的记忆体装置电力开关的实例电路图；
13.图5示出了根据一些实施例的记忆体装置的头座电路的实例电路图；
14.图6a示出了根据一些实施例的实例记忆体装置的方块图的三维透视图；
15.图6b示出了根据一些实施例的图6a中记忆体装置的横截面图；
16.图7示出了根据一些实施例的制造记忆体装置的实例方法的流程图。
17.【符号说明】
18.100:记忆体装置
19.102:控制器
20.103:记忆体单元
21.103a～103h:记忆体单元
22.104:记忆体阵列
23.112:字元线驱动器
24.114:源极线驱动器
25.116:位元线驱动器
26.118:感测放大器
27.202:熔丝电阻器
28.204:存取晶体管
29.300:记忆体装置
30.302,304:存取晶体管
31.312,314:熔丝电阻器
32.322,324:控制电路
33.332,334:感测放大器
34.332a,334a:感测放大器晶体管
35.332b,334b:字元线驱动晶体管
36.340a:字元线
37.340b:字元线驱动器
38.350:基板
39.400:电力开关
40.402:电力开关控制电路
41.404:电力开关供应电路
42.500:头座电路
43.502:头座控制电路
44.504:头座供应电路
45.600:记忆体装置
46.602,604:存取晶体管
47.612,614:熔丝电阻器
48.622,624:控制电路
49.632,634:感测放大器
50.640a:字元线
51.640b:字元线驱动器
52.662:电力开关供应电路
53.664:头座供应电路
54.672:电力开关控制电路
55.672a:电力开关晶体管
56.674:头座控制电路
57.674a:头座电路晶体管
58.700:方法
59.702～706:操作
60.wl,wl[0]～wl[m]:字元线
[0061]
wl0～wl3:字元线
[0062]
sl,sl[0]～sl[m]:源极线
[0063]
bl,bl[0]～bl[k]:位元线
[0064]
bl0,bl1:位元线
[0065]
t0～t7:晶体管
[0066]
r0～r7:电阻器
[0067]
g:栅极
[0068]
d:漏极
[0069]
s:源极
[0070]
mp,m0～mn:金属化层
[0071]
vg,v0～vn-1:通孔结构
[0072]
vqps,mvdd:供应电压
[0073]
yselb,yselb’,pcgate,ps,pd:控制信号
[0074]
vss:电压
[0075]
vddq:程序电压
[0076]
vddhd:读取电压
具体实施方式
[0077]
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭示文件。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭示文件在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
[0078]
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”、“顶部”、“底部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
[0079]
随着集成电路(integrated circuit，ic)技术的进步，集成电路特征(例如晶体管栅极长度)不断减少，进而允许在集成电路中实施更多的电路系统。在集成电路中实施一次性可程序记忆体装置(例如，熔丝、电子熔丝等)的挑战是，电子熔丝尺寸减小的速度并没有赶上晶体管特征尺寸减小的速度。电子熔丝记忆体是一种一次性可程序记忆体，包括单晶体管单电阻器组态。通常，电阻器会连接至位元线，且存取晶体管由字元线进行栅控。电阻器包括一种金属-绝缘体-金属(metal-insulator-metal，mim)结构，金属-绝缘体-金属结构包括一种金属基底材料，此材料的电阻值可根据金属-绝缘体-金属上的电压差而改变。
[0080]
典型的电子熔丝记忆体单元包括形成于基板上的存取晶体管，且“熔丝”(即电阻器)形成于金属化层(例如金属化层m2)中的存取晶体管上方。电子熔丝记忆体单元从同样形成于基板上的控制电路横向形成。因为控制电路与存取晶体管彼此横向形成，所以电子熔丝记忆体阵列在记忆体晶片上占据了大量面积。此外，电子熔丝记忆体阵列通常会连接至周边电路，例如，在程序化或读入过程期间提供偏电压至位元线的电力开关电路及头座电路。因为这些周边电路也从电子熔丝记忆体阵列横向形成，所以占用了大量面积。因此，有开发具有较小单元面积的电子熔丝记忆体单元的需求。
[0081]
在本揭示文件中，可形成一种新颖的电子熔丝记忆体单元结构，与当前技术相比提供了若干优点。举例而言，电子熔丝记忆体单元的存取晶体管可形成于电子熔丝电阻器上方，电子熔丝电阻器通常设置于金属化层(例如金属化层m2)中。存取晶体管可在后段(back-end-of-line,beol)工艺期间形成，且穿过一个或多个金属化层及一个或多个通孔结构连接至电子熔丝电阻器。此外，一部份的周边电路，诸如电力开关及头座电路，可横向于存取晶体管形成。因为存取晶体管及周边电路移动至形成于基板上的电子熔丝电阻器及控制电路之上，所以电子熔丝单元面积可有利地减小，进而提高电子熔丝记忆体晶片的密度。
[0082]
图1a示出了根据一些实施例的记忆体装置100的示意方块图。记忆体装置为一种集成电路装置。在至少一个实施例中，记忆体装置为一个单独集成电路装置。在一些实施例中，记忆体装置为更大的集成电路装置的一部分，此集成电路装置包含记忆体装置以外的电路系统，为了其他功能性。
[0083]
记忆体装置100包含至少一个记忆体单元103及一个控制器(亦称为控制电路)102，控制器102经耦合以控制记忆体单元103的操作。在图1a的实例组态中，记忆体装置100包含在记忆体阵列104中配置成多个列及行的多个记忆体单元103。记忆体装置100进一步包含沿着行延伸的多个字元线wl[0]至wl[m]、沿着行延伸的多个源极线sl[0]至sl[m]及沿着记忆体单元103的列延伸的多个位元线(亦称为数据线)bl[0]至bl[k]。每个记忆体单元103通过字元线中的至少一者、源极线中的至少一者及位元线中的至少一者耦合至控制器102。字元线的实例包括但不限于用于传输待读取的记忆体单元103的地址的读取字元线、用于传输待写入的记忆体单元103的地址的写入字元线、或类似者。在至少一个实施例中，
一组字元线用以作为读取字元线及写入字元线两者来执行。位元线的实例包括用于传输从对应的字元线指示的记忆体单元103读取的数据的读取位元线、用于传输待写入由对应的字元线指示的记忆体单元103的数据的写入位元线、或类似者。在至少一个实施例中，一组位元线用以作为读取位元线及写入位元线两者来执行。在一或多个实施例中，各个记忆体单元103耦合至被称为位元线及反向位元线的一对位元线。字元线在本文中通常被称为wl，源极线在本文中通常被称为sl，且位元线在本文中通常被称为bl。记忆体装置100中各种数目的字元线及/或位元线及/或源极线在各种实施例的范畴内。在至少一个实施例中，源极线sl配置于列中，而非如图1a中所示的行中。在至少一个实施例中，省略了源极线sl。
[0084]
在图1a中的实例组态中，控制器102包括字元线驱动器112、源极线驱动器114、位元线驱动器116及感测放大器(sense amplifier，sa)118，用以执行读取操作或写入操作中的至少一者。在至少一个实施例中，控制器102进一步包括用于为记忆体装置100的各种组件提供时脉信号的一个或多个时脉产生器、用于与外部装置进行数据交换的一个或多个输入/输出(input/output，i/o)电路及/或用于控制记忆体装置100中各种操作的一个或多个控制器。在至少一个实施例中，省略了源极线驱动器114。
[0085]
字元线驱动器112通过字元线wl耦合至记忆体阵列104。字元线驱动器112用以在读入操作或写入操作中，解码被选择来存取的记忆体单元103的行地址。字元线驱动器112用以供应电压至被解码的行地址所对应的被选择的字元线wl，且供应不同的电压至其他未被选择的字元线wl。
[0086]
源极线驱动器114通过源极线sl耦合至记忆体阵列104。源极线驱动器114用以供应电压至被选择的记忆体单元103所对应的被选择的源极线sl，且供应不同的电压至其他未被选择的源极线sl。
[0087]
位元线驱动器116(亦称为写入驱动器)通过位元线bl耦合至记忆体阵列104。位元线驱动器116用以在读取操作或写入操作中，解码被选择来存取的记忆体单元103的列地址。位元线驱动器116用以在写入操作中，供应电压至被解码的列地址所对应的被选择的位元线bl，且供应不同的电压至其他未被选择的位元线bl。在写入操作中，位元线驱动器116用以供应写入电压(亦称为程序电压)至被选择的位元线bl。在读取操作中，位元线驱动器116用以供应读取电压至被选择的位元线bl。
[0088]
感测放大器118通过位元线bl耦合至记忆体阵列104。在读取操作中，感测放大器118用以侦测从存取记忆体单元103读取，且经由对应的位元线bl检索的数据。所述记忆体装置组态为一个实例，且其他记忆体装置组态在各种实施例的范围内。在至少一个实施例中，记忆体装置100为一个非挥发性记忆体，且记忆体单元103为一次性可程序记忆体单元。其他类型的记忆体在各种实施例的范畴内。记忆体装置100的实例记忆体类型包括但不限于电子熔丝、反熔丝、磁阻随机存取记忆体(magnetoresistive random-access memory，mram)或类似者。
[0089]
图1b根据一些实施例示出了记忆体阵列104(图1a)的一部分。如图中所示，记忆体阵列104包含多个记忆体单元103，举例而言，103a、103b、103c、103d、103e、103f、103g及103h。尽管在图1b中示出了八个记忆体单元，但应理解，记忆体阵列104可包括任意数目的记忆体单元103，亦保持在本揭示文件的范畴内。
[0090]
记忆体单元103a至103h各自具有一个源极线sl接地的单晶体管单电阻器组态，且
包含串联耦合于对应的位元线与源极线之间的一个晶体管及一个电阻器。举例而言，记忆体单元103a至103h对应地包含熔丝电阻器r0、r1、r2、r3、r4、r5、r6及r7，以及存取晶体管t0、t1、t2、t3、t4、t5、t6及t7。记忆体单元103a至103d的熔丝电阻器r0至r3通常耦合至一条位元线bl0。存取晶体管t0、t1、t2及t3的栅极端对应地耦合至字元线wl0、wl1、wl2及wl3。记忆体单元103e～103h的熔丝电阻器r4～r7通常耦合至一条位元线bl1。存取晶体管t4～t7的栅极端对应地耦合至字元线wl0、wl1、wl2及wl3。通常耦合至位元线bl0的记忆体单元103a～103d对应于一个第一串记忆体单元，且通常耦合至位元线bl1的记忆体单元103e～103h对应于一个第二串记忆体单元。在至少一个实施例中，在记忆体装置100中，每个记忆体单元103a～103h对应于的一个记忆体单元103，每条位元线bl0、bl1对应于一条位元线bl，且每条字元线wl0、wl1、wl2、wl3对应于一条字元线wl。在至少一个实施例中，本文描述的一或多个优点可在记忆体阵列104中达成。
[0091]
本揭示文件中的晶体管被描述为具有特定类型(n型或p型)，但实施例不限于此。晶体管可以是任何适合类型的晶体管，包括但不限于金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，mosfet)、互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)晶体管、p通道金属氧化物半导体(p-channel metal-oxide semiconductor，pmos)、n通道金属氧化物半导体(n-channel metal-oxide semiconductors，nmos)、双极结晶体管(bipolar junction transistor，bjt)、高压晶体管、高频晶体管、p通道及/或n通道场效晶体管(p-channel/n-channel field effect transistor，pfet/nfet)、鳍式场效晶体管(fin field-effect transistor,finfet)、具有凸起源极/漏极的平面金属氧化物半导体晶体管、纳米片场效晶体管、纳米线场效晶体管或类似者。此外，尽管在图1b中，将存取晶体管t0～t7各自描述为一个晶体管，但实施例不限于此。举例而言，存取晶体管t0～t7可以各自包括彼此并联连接的多个晶体管(子晶体管)。举例而言，存取晶体管t0的每个子晶体管可包括连接至字元线wl0的栅极、连接至地面的源极端及连接至熔丝电阻器r0的漏极端。
[0092]
在一些实施例中，控制器102包括字元线驱动器112、源极线驱动器114、位元线驱动器116、感测放大器118以及多个其他电路，诸如一个或多个多工器、一个或多个通道栅晶体管(或通道晶体管)及/或一个或多个准位偏移器，其中这些其他电路各自可以包括p型或n型晶体管。多工器、通道栅晶体管、感测放大器118及准位偏移器通常可设置于字元线驱动器112、源极线驱动器114及/或位元线驱动器118的相对侧上。控制器102可设置于基板上，且经由可设置于一个或多个金属化层及/或一个或多个通孔结构中的一条或多条位元线bl、一条或多条源极线sl及/或一条或多条字元线wl连接至记忆体阵列104。
[0093]
图2示出了根据一些实施例的电子熔丝单元103(图1a)的实例组态。电子熔丝单元103以一个单晶体管单电阻器组态所实施，举例而言，熔丝电阻器202串联连接至存取晶体管204。然而，应理解，展现出熔丝特性的其他任何熔丝组态可以被电子熔丝单元103所使用，举例而言，双二极管单电阻器(2-diodes-1-resistor，2d1r)组态、多晶体管单电阻器(many-transistors-one-resistor，manyt1r)组态等，亦保持在本揭示文件的范畴内。
[0094]
根据本揭示文件的各种实施例，熔丝电阻器202由一个或多个金属结构形成。举例而言，熔丝电阻器202可以是设置于存取晶体管204之上或之下的多个金属化层中之一的多个互连结构的。具体而言，存取晶体管204形成于半导体基板的主表面上方，有时被称为前
段(front-end-of-line，feol)工艺的一部分。在前段工艺之外，通常会形成多个金属化层，金属化层各自包括多个互连(例如金属)结构，有时被称为后段工艺的一部分。在后段工艺期间，或者在前段与后段工艺之间，可存在工艺步骤于中段(middle end of line，meol)工艺期间，在晶体管与金属栅极接点之间形成局部电性连接。
[0095]
在本揭示文件中，金属化层(或互连结构)代表在中段或后段工艺期间形成的层，多个金属或互连结构形成于其中，且通过层间介电质(interlayer dielectric，ild)彼此横向分离。层间介电质的顶表面及底表面可界定金属化层的边界。在记忆体单元200中，记忆体单元200中的金属化层可包括互连结构(例如md、m0、m1、m2、m3、m3、m4、m5、m6及m7)，这些互连结构各自形成于其金属化层中。尽管描述了一定数目的互连结构，但实施例不限于此，且可形成更少或更多的金属化层及互连结构。此外，多个通孔结构(例如vd、via0、via1、via2、via3、via4、via5及via6)形成并将相邻互连结构彼此电性连接。举例而言，通孔结构via1将互连结构m0电性连接至互连结构m1，通孔结构via2将互连结构m1电性连接至互连结构m2，以此类推。
[0096]
将电子熔丝单元103的熔丝电阻器202具体化为金属结构时，熔丝电阻器202可呈现初始(例如在制造时的)电阻值(或电阻率)。为了程序化电子熔丝单元103，通过将对应于逻辑高状态的(例如电压)信号经由字元线wl施加于存取晶体管204的栅极端来开启存取晶体管204(若具体化为n型晶体管)。同时或随后，经由位元线bl在熔丝电阻器202的端点之一施加足够高的(例如电压)信号。随着存取晶体管204开启，以提供从位元线bl经由熔丝电阻器202及存取晶体管204至源极线sl的(例如程序)路径，高电压信号可以烧断对应的金属结构(熔丝电阻器202)的一部分，进而将熔丝电阻器202从第一状态(例如短路)变迁至第二状态(例如开路)。因此，电子熔丝单元103可从第一逻辑状态(例如逻辑0)不可逆地变迁至第二逻辑状态(例如逻辑1)，可通过在位元线bl上施加相对低的电压信号并开启存取晶体管204以提供(例如读取)路径来读出。
[0097]
图3a示出了根据一些实施例的实例记忆体装置300的方块图的三维透视图。记忆体装置300包括多个存取晶体管302及304(例如存取晶体管204)、多个熔丝电阻器312及314(例如熔丝电阻器202)、控制电路322及324(例如多工器、通道栅晶体管、准位偏移器、源极线驱动器114及位元线驱动器116)、字元线驱动器340b(例如字元线驱动器112)及感测放大器332及334(例如感测放大器118)。尽管在图3a中，感测放大器332及334与控制电路322及324以分离的形式示出，但实施例不限于此。举例而言，感测放大器332可包括于控制电路322之中，且感测放大器334可包括于控制电路324之中。尽管图3a中示出了一定数目的电路区块，但元件不限于此，且记忆体装置300中可有更多或更少的电路。
[0098]
存取晶体管302可设置于熔丝电阻器312、控制电路322及感测放大器332上方，存取晶体管304可设置于熔丝电阻器314、控制电路324及感测放大器334上方。如上所述，感测放大器332及334可分别与控制电路322及324一起设置。在本揭示文件中，存取晶体管302及304可形成为背栅极晶体管。举例而言，存取晶体管302及304的栅极端可形成于存取晶体管302及304的主动区之下，使得存取晶体管302及304的源极端及漏极端形成于栅极端上方。换言之，栅极端可比源极端及漏极端更靠近基板。
[0099]
熔丝电阻器312可设置于存取晶体管302与控制电路322/感测放大器332之间，且熔丝电阻器314可设置于存取晶体管304与控制电路324/感测放大器334之间。尽管图3a中
未显示，但可存在一个或多个金属化层，金属化层包括将熔丝电阻器312连接至存取晶体管302且将熔丝电阻器314连接至存取晶体管304的互连结构。此外，在熔丝电阻器312与控制电路322/感测放大器332之间可存在包括互连结构的一个或多个金属化层，且在熔丝电阻器314与控制电路324/感测放大器334之间可存在包括互连结构的一个或多个金属化层。
[0100]
控制电路322及324通过字元线340a连接至存取晶体管302及304。尽管未示出，但字元线340a可设置于包括互连结构的金属化层中，使得控制电路322及控制电路324可通过字元线340a电性连接至存取晶体管302及304的栅极端。感测放大器332及334可经由分别形成于感测放大器332及334与熔丝电阻器312及314之间的多个金属化层，分别电性连接至熔丝电阻器312及314。字元线驱动器340b可经由包括互连结构的多个金属化层及多个通孔结构连接至字元线340a。字元线驱动器340b亦可电性连接至控制电路322及324以及感测放大器332及334。
[0101]
图3b示出了根据一些实施例的图3a的实例记忆体装置300的横截面图。此横截面图示出了存取晶体管302及304以及熔丝电阻器312及314。此横截面图亦示出了设置于基板350上的感测放大器晶体管332a及334a以及字元线驱动晶体管332b及334b。
[0102]
感测放大器晶体管332a及334a可以示包括于记忆体装置300的感测放大器中的晶体管，例如，感测放大器118、332及334。感测放大器晶体管332a及334a通过位元线bl分别连接至熔丝电阻器312及314。位元线bl经由堆叠于彼此顶部上的多个金属化层与通孔结构形成。尽管图3b将晶体管332a及334a作为记忆体装置300的感测放大器的一部分的感测放大器晶体管讨论，但实施例不限于此。举例而言，晶体管332a及/或334a可以是连接至位元线bl的控制电路322及334的晶体管。此外，尽管未示出，但可在基板350上形成连接至位元线bl的多个其他晶体管(例如，见图6a至图6b)。此外，尽管未示出，但其他多个控制电路322及334的一部分的晶体管可形成于基板上，诸如包括于多工器、通道栅晶体管、准位偏移器、位元线驱动器、源极线驱动器及其他中的晶体管。
[0103]
熔丝电阻器312及314可经由多个互连结构及通孔结构分别连接至存取晶体管302及304。举例而言，存取晶体管302中之一的漏极端经由多个互连结构(例如m3、m4、
……
、mn)及多个通孔结构(例如v2、v3、
……
、vn-1)连接至熔丝电阻器312中之一。此外，存取晶体管304中之一的漏极端经由多个互连结构(例如m3、m4、
……
、mn)及多个通孔结构(例如v2、v3、
……
、vn-1)连接至熔丝电阻器314中之一。尽管示出了熔丝电阻器312及314设置于金属化层m2中，但实施例不限于此。举例而言，其他实施例中的熔丝电阻器312及314可设置于其他金属化层(例如m1、m3等)中。
[0104]
字元线驱动晶体管332b及334b可以是字元线驱动器340b中的晶体管。字元线驱动晶体管332b及334b各自具有一个栅极端、一个源极端及一个漏极端。字元线驱动晶体管332b及334b可设置于基板350上，且经由多个金属化层及通孔结构连接至存取晶体管302及304。举例而言，字元线驱动晶体管332b可连接至字元线wl，字元线wl设置于多个金属化层(例如mp、m0、
……
、mn)及多个通孔结构(例如vg、v0、
……
、vn-1)中，这些结构连接至一个或多个存取晶体管302。另外，字元线驱动晶体管334b可连接至字元线wl，字元线wl设置于多个金属化层(例如mp、m0、
……
、mn)及多个通孔结构(例如vg、v0、
……
、vn-1)中，这些结构连接至一个或多个存取晶体管304。
[0105]
图3b示出了字元线驱动晶体管332b的栅极端连接至字元线wl(例如经由金属化层
mp、m0、
……
、mn及通孔结构vg、v0、
……
、vn-1)，字元线wl连接至存取晶体管302，且字元线驱动晶体管334b的栅极端连接至字元线wl(例如经由金属化层mp、m0、
……
、mn及通孔结构vg、v0、
……
、vn-1)，字元线wl连接至存取晶体管304。然而，实施例不限于此，且源极端及/或漏极端可连接至字元线wl。举例而言，当字元线驱动晶体管332b的源极端连接至字元线wl时，可在金属化层mp之下设置通孔结构vs且连接至字元线驱动晶体管332b的源极端。可形成类似的通孔结构(例如用于漏极端的通孔结构vd等)，以将字元线驱动晶体管332b及334b的源极端及/或漏极端连接至字元线wl。因此，包括字元线驱动晶体管332b及334b的记忆体装置300的字元线驱动器可驱动字元线wl以分别存取存取晶体管302及304。
[0106]
图4示出了根据一些实施例的记忆体装置的电力开关400的电路图。电力开关400可在记忆体装置的记忆体单元的程序模式期间提供电力至位元线bl。电力开关400可包括电力开关控制电路402及电力开关供应电路404。尽管示出了电力开关400的特定示意图，但实施例不限于此，且可使用其他电力开关。
[0107]
电力开关控制电路402可通过控制电力开关供应电路404中一个或多个晶体管来控制电力开关供应电路404。举例而言，电力开关控制电路402可提供开启电压及/或关闭电压至电力开关供应电路404中一个或多个晶体管的栅极端。除了图4中所示的电路以外，电力开关控制电路402亦可包括其他类型的电路，诸如多工器、通道栅晶体管及准位偏移器。多工器包括一个n对一栅极，其中此栅极具有n个输入及一个输出。输出由控制信号(可具有m个位元)判定，此控制信号亦输入至多工器。举例而言，控制信号“0”可提供第一输入作为输出，控制信号“1”可提供第二输入作为输出等。通道栅晶体管为可用作开关的晶体管。举例而言，通道栅晶体管的一个源极/漏极端可以是输入，且另一源极/漏极端可以是输出。通道栅晶体管的栅极端可接收开启或关闭电压，其可控制通道栅晶体管开启或关闭，进而使输入信号传输至输出。准位偏移器可包括将信号自一个逻辑准位转换成另一逻辑准位的电路。举例而言，若第一子电路的输入/输出电压在1.35伏特下操作，且连接至第一子电路的第二子电路在1.8伏特下操作，则准位偏移器可将第一子电路与第二个子电路桥接在一起，且允许两个子电路一起操作。
[0108]
程序电压vddq可连接至位元线bl，位元线bl可至少部分地设置于金属化层m2中。当控制信号ps为高准位(例如具有逻辑1)时，程序电压vddq可类似于约为1.8伏特的供应电压vqps。当控制信号ps为低准位(例如具有逻辑0)时，程序电压vddq可类似于约为0伏特的电压vss。因此，电力开关400可在记忆体装置的程序模式期间提供程序电压vddq，且有助于防止或减少记忆体装置中的过电压应力。供应电压mvdd发生器可提供供应电压mvdd至电力开关控制电路402内的各种组件。此外，诸如控制信号yselb及控制信号pcgate的各种控制信号可用于为连接至电力开关供应电路404的开关控制电路402的准位偏移器及其他子组件提供输入信号。
[0109]
图5示出了根据一些实施例的记忆体装置的头座电路500的电路图。头座电路500可包括于记忆体装置300中，以在记忆体装置300的记忆体单元的读取模式期间，提供电力至位元线bl。头座电路500可包括头座控制电路502及头座供应电路504。尽管示出了头座电路500的特定示意图，但实施例不限于此，且可使用其他头座电路。
[0110]
头座控制电路502可通过控制头座供应电路504中一个或多个晶体管来控制包括头座电路晶体管(或节能晶体管)的头座供应电路504。举例而言，头座控制电路502可提供
开启电压及/或关闭电压至头座供应电路504中一个或多个晶体管的栅极端。读取电压vddhd可连接至位元线bl，位元线bl可至少部分地设置于金属化层m2中。当控制信号pd为高准位(例如具有逻辑1)时，可将读取电压vddhd设定为约0伏特。当控制信号ps为低准位(例如具有逻辑0)时，读取电压vddhd可类似于约为0.75伏特的电压vdd。因此，头座电路500可在记忆体装置的读取模式期间提供读取电压vddhd，且有助于在记忆体装置的非操作期间减少电力使用或节能。头座供应电路504可包括缓冲器(例如一连串反相器)，其可将控制信号pd从头座控制电路502的输入传播至连接至头座供应电路504的输入的控制电路502的输出。
[0111]
图6a示出了根据一些实施例的实例记忆体装置600的方块图的三维透视图。记忆体装置600类似于图3a及图3b的记忆体装置300。举例而言，记忆体装置600包括多个存取晶体管602及604(类似于存取晶体管302及304)、多个熔丝电阻器612及614(类似于熔丝电阻器312、314)、控制电路622及624(类似于控制电路322、324)、字元线640a(类似于字元线340a)及感测放大器632及634(类似于感测放大器332、334)。然而，记忆体装置600亦包括电力开关供应电路662(例如，电力开关供应电路404)、头座供应电路664(例如，头座供应电路504)、电力开关控制电路672(例如，电力开关控制电路402)、及头座控制电路674(例如，头座控制电路502)。尽管图6a显示了一定数目的电路区块，但元件不限于此，且记忆体装置600中可有更多或更少的电路。
[0112]
电力开关供应电路662可相邻于存取晶体管602设置。举例而言，电力开关供应电路662可设置于与存取晶体管602相同的层级上。电力开关控制电路672可设置于电力开关供应电路662之下。举例而言，电力开关控制电路672可设置于基板上且相邻于感测放大器632及控制电路622。类似于参考图3a及图3b讨论的存取晶体管302及304，电力开关供应电路662及头座供应电路664中晶体管可形成为背栅极晶体管。背栅极晶体管可包括垂直整合晶体管，该垂直整合晶体管包括栅极端、源极端及漏极端。栅极端可设置于比源极端及漏极端更靠近基板的位置。背栅极晶体管可在没有高温工艺(例如退火)的情况下形成，使得背栅极晶体管可在后段工艺期间在各种互连结构上方形成，因为互连结构不会因为高温而损坏。包括背栅极晶体管可有利地减小电路面积，因为背栅极晶体管可形成于在前段工艺期间形成于基板上的互连结构及晶体管上方。
[0113]
头座供应电路664可相邻于存取晶体管604设置。举例而言，头座供应电路664可设置于与存取晶体管604相同的层级上。头座控制电路674可设置于头座供应电路664之下。举例而言，头座控制电路674可设置于基板上，且相邻于感测放大器634及控制电路624。
[0114]
类似于参考图3a及图3b所讨论的存取晶体管302及304，电力开关供应电路662及头座供应电路664中的晶体管可形成为背栅极晶体管。举例而言，电力开关供应电路662中p型晶体管(例如电力开关供应电路404中的pmos晶体管)可以在栅极端位于主动区下方的状况形成，且头座供应电路664中p型晶体管(例如头座供应电路504中的pmos晶体管)可以在栅极端位于主动区下方的状况形成。
[0115]
图6b示出了根据一些实施例的图6a的实例记忆体装置600的横截面图。如图6b中所示的记忆体装置600包括形成于电力开关晶体管672a及头座电路晶体管674a上方的电力开关供应电路662及头座供应电路664。电力开关晶体管672a可以是连接至电力开关供应电路662的电力开关控制电路672中的晶体管，且头座电路晶体管674a可以是连接至头座供应
电路664的头座控制电路674中的晶体管。
[0116]
电力开关晶体管672a及头座电路晶体管674a各自具有栅极端、源极端及漏极端。电力开关晶体管672a及头座电路晶体管674a可设置于基板650上，且经由多个金属化层及通孔结构连接至电力开关供应电路662及头座供应电路664。举例而言，电力开关晶体管672a可连接至设置于多个金属化层(例如mp、m0、
…
、mn)中的第一信号线及连接至电力开关供应电路662(例如电力开关供应电路404)中的一个或多个晶体管的多个通孔结构(例如vg、v0、
…
、vn-1)。此外，头座电路晶体管674a可连接至设置于多个金属化层(例如mp、m0、
…
、mn)中的第二信号线及连接至头座供应电路664(例如头座供应电路504)中的一个或多个晶体管的多个通孔结构(例如vg、v0、
…
、vn-1)。
[0117]
图6b示出了电力开关晶体管672a的栅极端连接至第一信号线(例如经由金属化层mp、m0、
…
、mn及通孔结构vg、v0、
…
、vn-1)，第一信号线连接至电力开关供应电路662，且头座电路晶体管674a的栅极端连接至第二信号线(例如经由金属化层mp、m0、
…
、mn及通孔结构vg、v0、
…
、vn-1)，第二信号线连接至头座供应电路664。然而，实施例不限于此，且源极端及/或漏极端可连接至第一及第二信号线。举例而言，当电力开关晶体管672a的源极端连接至第一信号线时，通孔结构vs可设置于金属化层mp之下且连接至电力开关晶体管672a的源极端。可形成类似的通孔结构(例如用于漏极端的通孔结构vd等)，以将电力开关晶体管672a及头座电路晶体管674a中的每个源极端及/或漏极端分别连接至第一及第二信号线。因此，包括电力开关晶体管672a的电力开关控制电路672及包括头座电路晶体管674a的头座控制电路674可分别控制电力开关供应电路662及头座供应电路664。
[0118]
图7示出了根据一些实施例的制造记忆体装置的实例方法700的流程图。方法700可用于在熔丝电阻器之上形成包括存取晶体管的记忆体装置。举例而言，方法700中描述的操作中的一些可用于形成记忆体单元300(图3a至图3b)及记忆体单元600(图6a至图6b)。应注意，方法700仅为一实例，且并不旨在限制本揭示文件。因此，应理解，可在图7的方法700之前、期间、及之后供应额外操作，且本揭示文件可仅简要描述一些其他操作。
[0119]
在简要概述中，方法700从操作702开始，沿着基板的主表面形成多个控制晶体管。方法700进行至操作704，在多个控制晶体管上方形成第一金属化层，第一金属化层包括多个第一互连结构。方法700进行至操作706，在第一金属化层上方形成多个存取晶体管，第一互连结构各自耦合至存取晶体管中的至少一个对应的存取晶体管。
[0120]
参考操作702，多个控制晶体管可沿着基板(例如基板350、基板650)的主表面(或第一表面)形成。举例而言，在操作702中形成的控制晶体管可包括一个或多个感测放大器晶体管332a及334a、字元线驱动晶体管332b及334b、电力开关晶体管672a、头座电路晶体管674a、作为控制器102一部分的任何其他晶体管、电力开关控制电路402、头座控制电路502等。
[0121]
参考操作704，可在控制晶体管上方形成多个金属化层及通孔结构。举例而言，金属化层可包括金属化层md、mp、m0、m1、
…
、mn，其中n为任意自然数，且金属化层各自可包括一个或多个互连结构。此外，通孔结构可包括通孔结构vg、vd、vs、v0、
…
、vn-1。此外，可在任意金属化层(例如金属化层m2)中的互连结构中形成熔丝电阻器。
[0122]
参考操作706，可在后段工艺期间在金属化层及通孔结构上方形成存取晶体管。举例而言，存取晶体管可包括存取晶体管302及304中的一或多者。在操作706中形成的作为背
栅极晶体管的存取晶体管及在操作704中形成的熔丝电阻器可形成一次性可程序记忆体单元(例如电子熔丝单元)。此外，电力开关供应电路662及/或头座供应电路664亦可作为背栅极晶体管形成于金属化层及通孔结构上方。因此，可在控制晶体管及金属化层上方形成多种晶体管，包括n型及p型晶体管两者。
[0123]
在本揭示文件的一个态样中，揭示了一种记忆体装置。此记忆体装置包括多个记忆体单元，记忆体单元各自包括彼此串联耦合的存取晶体管及电阻器。记忆体单元的电阻器各自形成为设置于基板上方的多个互连结构中之一。记忆体单元的存取晶体管设置相对于第一金属化层，此第一金属化层含有来自基板的多个互连结构。
[0124]
在本揭示文件的另一态样中，揭示了一种记忆体系统。此记忆体系统包括第一记忆体阵列，此第一记忆体阵列包括多个第一记忆体单元，其中多个第一记忆体单元各自包括电阻器及一个或多个存取晶体管，各个存取晶体管串联耦合至电阻器。记忆体系统包括用以存取第一记忆体阵列的多个第一控制电路，其中多个第一控制电路各自包括一个或多个控制晶体管。第一记忆体单元的存取晶体管垂直设置于第一记忆体单元的电阻器上方，且第一记忆体单元的电阻器垂直设置于第一控制电路的控制晶体管上方。
[0125]
在本揭示文件的又另一态样中，揭示了一种制造记忆体装置的方法。此方法包括沿基板的主表面形成多个控制晶体管，且在多个控制晶体管上方形成第一金属化层。第一金属化层包括多个第一互连结构。此方法亦包括在第一金属化层上方形成多个存取晶体管，且第一互连结构各自串联耦合至存取晶体管中的至少一相应者，进而形成多个一次性可程序记忆体单元。
[0126]
如本文所用，术语“约”及“近似”通常意谓给定值的正负10％。举例而言，约0.5将包括0.45至0.55，约10将包括9至11，约1000将包括900至1100。
[0127]
于一些实施例中，记忆体装置包含多个记忆体单元，记忆体单元各自包括彼此串联耦合的一个存取晶体管及一个电阻器。这些记忆体单元的电阻器各自形成为设置于一个基板上方的多个互连结构中之一。这些记忆体单元的存取晶体管设置相对于一个第一金属化层，此第一金属化层含有来自此基板的互连结构。
[0128]
于一些实施例中，记忆体单元各自包括一个一次性可程序电熔丝。
[0129]
于一些实施例中，电阻器各自用以不可逆地从一低电阻状态程序转变为一高电阻状态。
[0130]
于一些实施例中，记忆体装置进一步包含多个第二金属化层，第二金属化层各自具有设置于存取晶体管与第一金属化层之间的对应多个互连结构。
[0131]
于一些实施例中，第二金属化层各自的互连结构中的至少之一将存取晶体管中的一或多者电性耦合至电阻器中的一对应者。
[0132]
于一些实施例中，存取晶体管各自形成为一个背栅极晶体管，背栅极晶体管包括一个源极端、一个漏极端及一个栅极端，栅极端设置于比源极端及漏极端更靠近基板的位置。
[0133]
于一些实施例中，记忆体装置进一步包含沿着基板的主表面形成的多个控制晶体管。
[0134]
于一些实施例中，控制晶体管各自用以控制记忆体单元中的至少一对应者。
[0135]
于一些实施例中，记忆体装置进一步包含多个电力相关晶体管，电力相关晶体管
亦相对于存取晶体管横向设置，其中电力相关晶体管各自用以在程序模式期间将电力供应耦合至记忆体单元中的一或多者。
[0136]
于一些实施例中，记忆体装置进一步包含多个节能晶体管，节能晶体管亦相对于存取晶体管横向设置，其中节能晶体管各自用以关闭记忆体单元，进而节省电力。
[0137]
于一些实施例中，记忆体系统包含一个第一记忆体阵列及多个第一控制电路。第一记忆体阵列包括多个第一记忆体单元，其中第一记忆体单元各自包括一个电阻器及一个或多个存取晶体管，存取晶体管各自串联耦合至电阻器。第一控制电路用以存取第一记忆体阵列，其中第一控制电路各自包括一个或多个控制晶体管。其中第一记忆体单元的存取晶体管垂直设置于第一记忆体单元的电阻器上方，且第一记忆体单元的电阻器垂直设置于第一控制电路的控制晶体管上方。
[0138]
于一些实施例中，记忆体系统进一步包含一个第二记忆体阵列及多个第二控制电路。第二记忆体阵列包括多个第二记忆体单元，其中第二记忆体单元各自包括一个电阻器及串联耦合至电阻器的一个或多个存取晶体管。第二控制电路用以存取第二记忆体阵列，其中第二控制电路各自包括一个或多个控制晶体管，其中第二记忆体单元的存取晶体管垂直设置于第二记忆体单元的电阻器上方，且第二记忆体单元的电阻器垂直设置于第二控制电路的控制晶体管上方。其中第一记忆体阵列及第二记忆体阵列彼此横向设置，且第一控制电路及第二控制电路彼此横向设置。
[0139]
于一些实施例中，记忆体系统进一步包含多个字元线，字元线设置于第一记忆体单元的存取晶体管与第二记忆体单元的存取晶体管之间，其中第一控制电路用以通过字元线的一个第一子集发送多个控制信号至第一记忆体单元，且第二控制电路用以通过字元线的一个第二子集发送多个控制信号至第二记忆体单元。
[0140]
于一些实施例中，记忆体系统进一步包含：多个电力相关晶体管，该些电力相关晶体管亦设置于与该些第一记忆体单元的该些存取晶体管及该些第二记忆体单元的该些存取晶体管相同的层级中，其中该些电力相关晶体管各自用以将一电力供应耦合至该些记忆体单元中的一或多者；及多个节能晶体管，该些节能晶体管亦设置于与该些第一记忆体单元的该些存取晶体管及该些第二记忆体单元的该些存取晶体管相同的层级中，其中该些节能晶体管各自用以将多个驱动电流提供至该些第一记忆体单元及该些第二记忆体单元中的一或多者。
[0141]
于一些实施例中，记忆体系统进一步包含多个第三控制电路，第三控制电路用以控制电力相关晶体管，其中第三控制电路设置于与第一控制电路及第二控制电路相同的层级中。
[0142]
于一些实施例中，记忆体系统进一步包含多个第四控制电路，第四控制电路用以控制节能晶体管，其中第四控制电路设置于与第一控制电路及第二控制电路相同的层级中。
[0143]
于一些实施例中，第一记忆体单元及第二记忆体单元各自均包括一个一次性可程序电子熔丝。
[0144]
于一些实施例中，第一记忆体单元及第二记忆体单元的电阻器各自用以不可逆地从一低电阻状态程序转变为一高电阻状态。
[0145]
于一些实施例中，记忆体装置的制造方法包含以下步骤：沿着基板的主表面形成
多个控制晶体管。在控制晶体管上方形成一个第一金属化层，其中第一金属化层包括多个第一互连结构。在第一金属化层上方形成多个存取晶体管。其中第一互连结构各自串联耦合至存取晶体管中的至少一对应者，进而形成多个一次性可程序记忆体单元。
[0146]
于一些实施例中，记忆体装置的制造方法进一步包含以下步骤：在控制晶体管与存取晶体管之间形成多个第二金属化层，第二金属化层各自包括多个第二互连结构。一次性可程序记忆体单元各自经由第二互连结构中的一或多者可操作地耦合至控制晶体管中的一或多个对应者。
[0147]
前述内容概述若干实施例的特征，使得熟习此项技术者可更佳地理解本揭示文件的态样。熟习此项技术者应了解，其可易于使用本揭示文件作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟习此项技术者亦应认识到，此类等效构造并不偏离本揭示文件的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭示文件的精神及范畴。