一种测试系统、调变电路及待测组件的测试方法与流程

1.本公开涉及一种测试系统及调变电路，并且更具体地涉及一种测试待测组件的参数的测试系统及调变电路。


背景技术：

2.包含直接能隙半导体的组件，例如包含iii-v族材料或iii-v族化合物(类别：iii-v族化合物)的半导体组件可以在各种条件下或各种环境中(例如，在不同的电压和频率下)操作或工作。
3.半导体组件可以包含异质结双极性晶体管(hbt，heterojunction bipolar transistor)、异质结场效应晶体管(hfet，heterojunction field effect transistor)、高电子迁移率晶体管(hemt，high-electron-mobility transistor)、调制掺杂场效应晶体管(modfet，modulation-doped fet)等。


技术实现要素：

4.根据本公开的一些实施例，一种测试系统包含控制电路及调变电路。控制电路经组态以计算一待测组件的一功率值。调变电路经组态以接收控制电路所产生的一控制信号，且依据控制信号提供一电压信号至待测组件。控制电路依据功率值调整控制信号的脉宽，待测组件的功率值保持恒定且控制电路侦测待测组件的一参数。
5.根据本公开的一些实施例，一种用于一待测组件的测试方法。方法包含产生一控制信号；依据控制信号提供一电压信号至待测组件；侦测待测组件的一功率值；依据功率值调整控制信号以使功率值保持恒定；及侦测待测组件的一参数。
6.根据本公开的一些实施例，一种调变电路包含：一第一开关组件；一第二开关组件，并联第一开关组件；及一驱动器，依据一控制信号导通或关闭第一开关组件及第二开关组件。当控制信号为一第一逻辑电平时，第一开关组件为导通且第二开关组件为关闭，调变电路施加一电压信号流经第一开关组件至一待测组件。当控制信号为一第二逻辑电平时，第一开关组件为关闭且第二开关组件为导通，且电压信号并未施加至待测组件。
7.本公开提供了一种测试系统，能够对待测组件进行间歇性老化测试。本揭露采用恒功率调节方式，使每个待测组件的老化应力一致。本揭露采用反向导通发热方式，降低待测器件的闸极电压应力，有效防止由闸极电压应力所导致的问题。本揭露的测试系统采用pol(point of load)供电方式，比其他测试系统更为省电。
附图说明
8.当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。经审慎考虑的是，各种特征可能未按比例绘制。实际上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
9.图1a是根据本公开的一些实施例的测试系统的方块图。
10.图1b是根据本公开的一些实施例的待测组件的截面图。
11.图2是根据本公开的一些实施例的测试系统的方块图。
12.图3是根据本公开的一些实施例的测试系统的功率、电压、电流及控制信号的时序图。
13.图4a是根据本公开的一些实施例的调整控制信号的脉宽的时序图。
14.图4b是根据本公开的一些实施例的调整控制信号的脉宽的时序图。
15.图4c是根据本公开的一些实施例的调整控制信号的脉宽的时序图。
16.图5是根据本公开的一些实施例的用于待测组件的测试方法的流程图。
17.贯穿附图和具体实施方式，使用共同的附图标记来指示相同或类似的组件。根据以下结合附图进行的详细描述，本公开将更加明显。
具体实施方式
18.以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述了组件和布置的具体实例。当然，这些仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上方形成或设置第一特征的引用可以包含将第一特征和第二特征被形成或设置为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成或设置另外的特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且并非用于限定所讨论的各个实施例和/或配置之间的关系。
19.下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
20.图1a是根据本公开的一些实施例的测试系统10的方块图。
21.测试系统10可包含控制电路12。测试系统10可包含调变电路14。测试系统10可包含待测组件16。测试系统10可包含电阻18。在本揭露，调变电路14可包含驱动器141。调变电路14可包含开关组件142。调变电路14可包含开关组件143。在一些实施例中，开关组件142可包含一晶体管，开关组件143可包含一二级管。在一些实施例中，开关组件142可包含一晶体管，开关组件143可包含一晶体管。
22.在本揭露，控制电路12可计算待测组件16的功率值。调变电路14接收控制电路12所产生的控制信号，且依据控制信号提供一电压信号至待测组件16。控制电路12依据上述功率值调整控制信号的脉宽，使待测组件16的功率值保持恒定，并且控制电路12侦测待测组件16的一参数。
23.在一些实施例中，上述参数可包括但不限于：待测组件16的动态电阻、寄生电阻、寄生电容、门级开启延迟、漏极电压下降时间、门级关断延迟、漏极电压上升时间、开启能量以及关断能量。
24.在一些实施例中，待测组件16可包含hfet。待测组件16可包含hemt。待测组件16可包含modfet。待测组件16可包含低压hemt装置。待测组件16可包含高压hemt装置。待测组件16可包含射频(rf，radio frequency)hemt装置。
25.要注意的是，本揭露描述的各种逻辑区块、模块、以及电路可以使用通用处理器、
数字信号处理器(dsp)、特定应用集成电路(asic)、或其他可程控逻辑组件、离散式逻辑电路或晶体管逻辑闸、离散式硬件组件、或用于执行本发明所描述之执行的功能之其任意组合。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机，本揭露并不加以限制。
26.图1b是根据本公开的一些实施例的待测组件16的截面图。待测组件16可以包含衬底101、缓冲层102、氮化物半导体层103、氮化物半导体层104、氮化物半导体层105、端子106、端子107、端子108、介电层109及导孔1061、1071及1081。请注意，图1b所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
27.衬底101可以包含但不限于硅(si)、掺杂si、碳化硅(sic)、硅化锗(sige)、砷化镓(gaas)或其它半导体材料。衬底101可以包含但不限于蓝宝石、绝缘体上硅(soi，silicon on insulator)或其它合适的材料。衬底101的厚度可介于约200μm至约400μm的范围间，例如220μm、240μm、260μm、280μm、300μm、320μm、340μm、360μm或380μm。
28.缓冲层102可以设置在衬底101上。缓冲层102可经配置以减少因衬底101与氮化物半导体层103之间的晶格失配(lattice mismatch)所引起的缺陷。
29.氮化物半导体层103(或沟道层，channel layer)可以设置在衬底101上。氮化物半导体层103可以设置在缓冲层102上。氮化物半导体层103可以包含iii-v族层。氮化物半导体层103可以包含但不限于iii族氮化物，例如化合物inaalbga
1-a-b
n，其中n，其中所述iii族氮化物进一步包含但不限于例如化合物alaga
(1-a)
n，其中氮化物半导体层103可以包含氮化镓(gan)层。gan的能隙为约3.4ev。氮化物半导体层103的厚度的范围可以为但不限于约0.1μm到约1μm。
30.氮化物半导体层104(或阻挡层，barrier layer)可以设置在氮化物半导体层103上。氮化物半导体层104可以包含iii-v族层。氮化物半导体层104可以包含但不限于iii族氮化物，例如化合物inaalbga
1-a-b
n，其中所述iii族氮化物可以进一步包含但不限于例如化合物alaga
(1-a)
n，其中氮化物半导体层104的能隙可以大于氮化物半导体层103的能隙。氮化物半导体层104可以包含铝氮化镓(algan)层。algan的能隙为约4.0ev。氮化物半导体层104的厚度的范围可以为但不限于约10nm到约100nm。
31.在氮化物半导体层104与氮化物半导体层103之间形成异质结，并且异质结的极化在氮化物半导体层103中形成二维电子气(2deg，two-dimensional electron gas)区域。
32.氮化物半导体层105(或耗尽层，depletion layer)可设置在氮化物半导体层104上。
33.氮化物半导体层105可以与氮化物半导体层104直接接触。氮化物半导体层105可设置于端子106与氮化物半导体层104之间。氮化物半导体层105可以掺杂有杂质(dopant)。氮化物半导体层105可以包含p型掺杂质。氮化物半导体层105可以包含p型掺杂gan层、p型掺杂algan层、p型掺杂aln层或其它合适的iii-v族层。p型掺杂质可以包含镁(mg)、铍(be)、锌(zn)和镉(cd)。氮化物半导体层105可以被配置成控制氮化物半导体层103中的2deg的浓度。氮化物半导体层105可以用于耗尽氮化物半导体层105正下方的2deg。
34.端子106可以设置在氮化物半导体层104上。端子106可以设置在氮化物半导体层105上。端子106可以设置在端子107与端子108之间。端子106可作为栅极。端子106可以包含栅极金属。栅极金属可以包含钛(ti)、钽(ta)、钨(w)、铝(al)、钴(co)、铜(cu)、镍(ni)、铂
(pt)、铅(pb)、钼(mo)和其化合物(如但不限于氮化钛(tin)、氮化钽(tan)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(a1-cu))或其它合适的材料。
35.端子107可以设置在氮化物半导体层104上。端子107可以与氮化物半导体层104接触。端子107可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导电材料(例如，掺杂晶体硅)或其它合适的导电材料，如ti、al、ni、cu、au、pt、pd、w、tin或其它合适的材料。端子107可以包含多层结构。例如，端子107可以包含两层不同材料的结构。端子107可以包含三层结构，其中两个相邻层由不同材料制成。端子107可以电性连接到接地(ground)。端子107可以电性连接到虚拟接地(virtual ground)。端子107可以电性连接到实际接地(real ground)。端子107可作为源极。
36.端子108可以设置在氮化物半导体层104上。端子108可以与氮化物半导体层104接触。端子108可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导电材料(例如，掺杂晶体硅)或其它合适的导电材料，如ti、al、ni、cu、au、pt、pd、w、tin或其它合适的材料。端子108的结构可以与端子107的结构类似或相同。端子108可作为漏极。
37.介电层109可以设置在氮化物半导体层104上。介电层109可覆盖端子106。介电层109可覆盖端子107。介电层109可覆盖端子108。介电层109可包含高介电(high k)常数介电材料。高介电常数介电材料的k值可大于约5。介电层109可包含低介电常数介电材料。低介电常数介电材料的k值可小于约5。介电层109可以包含氧化物、氮化物、氮氧化物或其它合适的材料。介电层109可包括多层介电层。上述介电层的材料可部分相同。上述介电层的材料可部分不同。上述相邻的介电层之间可具有不完整的界线(例如一部分的界面的界线可通过扫描电子显微镜(scanning electronmicroscope，sem)确认，另一部分的界面由sem观察不出界线)。上述相邻的介电层之间大抵上可不具有界线。
38.导孔1061可设置于端子106上。导孔1061可电性连接至端子106。导孔1061可经配置以电性连接至外部组件。导孔1071可设置于端子107上。导孔1071可电性连接至端子107。导孔1071可经配置以电性连接至外部组件。导孔1081可设置于端子108上。导孔1081可电性连接至端子108。导孔1081可经配置以电性连接至外部组件。
39.图2是根据本公开的一些实施例的测试系统20的方块图。测试系统20的结构可与测试系统10的结构相同或相似，不同之处如下。
40.测试系统20可包含控制电路22。测试系统20可包括调变电路24。测试系统20可包含待测组件26。测试系统20可包含电阻28。在一些实施例中，控制电路22可包括控制器221、处理器222及电压调变器223。在一些实施例中，调变电路24可包括驱动器241、晶体管242及243、电感245、及电容244及246。在一些实施例中，调变电路24可包括buck降压转换器。
41.控制电路22可采样待测组件26的电流、量测待测组件26的电压、计算待测组件26的功率值、以及控制或调整测试系统20的参数设置。在一些实施例中，控制电路22依据上述功率值产生控制信号251并传送至调变电路24。在一些实施例中，控制信号251包括一脉冲宽度调变(pwm，pulse width modulation)信号。在一些实施例中，当上述功率值大于一功率阀值时，控制电路22降低控制信号的脉宽。在一些实施例中，当上述功率值小于或等于一功率阀值时，控制电路22增加控制信号的脉宽。
42.在本揭露，控制器221将所量测之电压及所采样的电流相乘以获得待测组件26的功率值。在一些实施例中，控制器221将上述功率值与功率阀值进行比较以调整控制信号的
脉宽。因此，控制器221将待测组件26维持在功率恒定的状况下对待测组件26进行间歇性寿命及老化测试。
43.在一些实施例中，本揭露的控制器221可以使用任意中央处理单元(central-processing unit，cpu)、商用处理器、控制器、微处理器(microcontroller，mcu)、状态机、特定应用集成电路(asic)、或其他可程控逻辑组件、离散式逻辑电路或晶体管逻辑闸、离散式硬件组件、或用于执行本发明所描述之执行的功能之其任意组合。
44.处理器222通过一信号总线或一通信总线(communicationbus)连接至控制器221。在一些实施例中，处理器222依据控制器221所计算之功率值调整并输出控制信号251至调变电路24。在本揭露，处理器222可包含数字信号处理器(digital signal processing，dsp)、微处理器、控制器、或者是关连于平行运算环境(parallel processing environment)之复数平行处理单元，用以执行操作系统、模块以及应用程序。
45.电压调变器223可电连接至处理器222。电压调变器223可透过节点240电连接至一电压源以获得运作测试系统20所需的电源。在一些实施例中，电压调变器223电连接控制电路22及上述电压源，并且电压调变器223经组态以对测试系统20进行供电。
46.驱动器241可耦接于处理器222、及两个晶体管242与243之间。驱动器241可接收控制电路22所产生之控制信号251，依据控制信号251控制两个晶体管242与243的导通与关闭，藉此对待测组件26进行供电测试。在一些实施例中，驱动器241轮流控制两个晶体管242与243的其中一者导通、另一者关闭。在一些实施例中，两个晶体管242与243不会同时导通。因此，本揭露的测试系统采用pol(point of load)供电方式，比其他测试系统更为省电。
47.晶体管242电连接驱动器241的输出2411。如图2所示，晶体管242的闸极2421电连接至驱动器241的输出2411。晶体管242的漏极2422电连接至节点240。晶体管242的源极2423电连接至节点n1。当晶体管242导通时，来自电压源的电压信号252可流经晶体管242并传送至待测组件26。
48.在一些实施例中，晶体管242可包括nmos晶体管。在一些实施例中，晶体管242可包括pmos晶体管。在一些实施例中，晶体管242可包括gan hemt、sic jfet、sic mosfet或silicon mosfet，本揭露并不加以限制。
49.晶体管243电连接驱动器241的输出2412。晶体管243的闸极2431电连接至驱动器241的输出2412。晶体管243的漏极2432电连接至节点n1。晶体管243的源极2433电连接至接地gnd。在一些实施例中，晶体管243可包括nmos晶体管。在一些实施例中，晶体管243可包括pmos晶体管。在一些实施例中，晶体管243可包括gan hemt、sic jfet、sic mosfet或silicon mosfet，本揭露并不加以限制。
50.电感245可连接于节点n1及节点n2之间。在一些实施例中，电容246可连接于节点n2及接地gnd之间。在一些实施例中，电感245及电容246可对电压信号253进行滤波。在一些实施例中，电感245及电容246可对电压信号253进行稳压，本揭露并不加以限制。
51.电容244可电连接于电压源及接地gnd之间。在一些实施例中，电容244经组态以对上述电压源输入至调变电路24的输入电压进行稳压。在一些实施例中，电容244经组态以对上述电压源输入至调变电路24的输入电压进行滤波，本揭露并不加以限制。
52.待测组件26电连接至调变电路24。在一些实施例中，待测组件26可包括一氮化物基晶体管。在一些实施例中，待测组件26的源极263电连接至节点n2。在一些实施例中，待测
组件26的漏极262电连接至电阻28。在一些实施例中，待测组件26的闸极261电连接至待测组件26的源极263，因此本揭露之待测组件26是采用反向导通发热的方式。
53.要注意的是，由于待测组件26的闸极261与源极263短接(short)，待测器件26不承受闸极电压应力，因此能够防止闸极电压应力所造成的问题。在一些实施例中，当施加电压信号253至待测组件26时，电流可从源极263流入、从漏极262流出，使待测组件26升温。在一些实施例中，测试系统20使用差分电路以实现电压及电流的采样，并传送至处理器222以执行模拟至数字(analog to digital)的转换，使控制器221能够实时监测待测组件26的功率值。
54.电阻28可电连接于待测组件26的漏极262及接地gnd之间。在一些实施例中，电阻28经组态以采样待测组件26的电流。上述电流可流经样待测组件26的源极263和漏极262。在本揭露，感测信号271可包括所采样的待测组件26的电流。在一些实施例中，处理器222接收感测信号271以获得和评估待测组件26的电流，且根据此电流计算出功率值以调整控制信号251之脉宽。
55.此外，控制电路22可测量待测组件26的漏极262及源极263之间的电压。在本揭露，感测信号272可包括所采样的待测组件26的电压。在一些实施例中，处理器222接收感测信号272以获得和评估待测组件26的电压，且根据此电压计算出功率值以调整控制信号251之脉宽。
56.图3是根据本公开的一些实施例的测试系统的功率、电压、电流及控制信号的时序图。
57.请参照图2及图3。在一些实施例中，控制电路22设定功率值为p1，控制信号251的强度(amplitude)为a1。在时间t0时，控制信号251开始输出至调变电路24以及待测组件26。流经待测组件26的电流开始增加，因此感测信号271中的电流逐渐增加至电流i1。流经待测组件26的两端的电压开始增加，因此感测信号272中的电压逐渐增加至电压v1。
58.在一些实施例中，当控制信号251为第一逻辑电平时，晶体管242为导通，晶体管243为关闭。在本揭露，第一逻辑电平为高电压电平，亦即控制信号251的数值大约为a1。调变电路24施加电压信号252流经晶体管242至待测组件26。在一些实施例中，电压信号252流经晶体管242后可透过电感245及电容246进行滤波及稳压以产生电压信号253传送至待测组件26，使待测组件26进行供电老化测试。
59.在一些实施例中，当控制信号251为第二逻辑电平时，晶体管243为导通，晶体管242为关闭。在本揭露，第一逻辑电平为高电压电平，亦即控制信号251的数值为大约为0。由于晶体管242为关闭，电压信号252并未经由晶体管242传送至待测组件26。因此，藉由本揭露所提出之测试系统20，可以在时间t0至t1期间对待测组件26进行轮流供电与断电，使待测组件26能够执行间歇性供电老化测试。
60.图4a是根据本公开的一些实施例的调整控制信号的脉宽的时序图。在时间t01时，控制电路22开始输出控制信号251至调变电路24以及待测组件26。在时间t01至t02的期间401，控制信号251具有一个强度为a1的脉冲。换言之，控制信号251的周期为期间401。如图4a所示，控制信号251的占空比(duty ratio)大约为50％。在期间401中，控制信号251于期间402的强度大约为a1。
61.图4b是根据本公开的一些实施例的调整控制信号的脉宽的时序图。在一些实施例
中，当控制电路22判断待测组件26的功率值小于一功率阀值时，控制电路22增加控制信号251的脉宽，以提高待测组件26的功率值并保持恒定。如图4a所示，控制信号251的周期为期间401。在一些实施例中，控制信号251的占空比大于50％。在一些实施例中，控制信号251的占空比大约为60％至80％。在期间401中，控制信号251于期间403的强度大约为a1。
62.在本揭露，图4b中的期间403大于图4a中的期间402。因此，图4b中的控制信号的脉宽大于图4a中的控制信号的脉宽。然而，要注意的是，图4b中的控制信号的周期实质上等于图4a中的控制信号的周期。在一些实施例中，控制电路22调整控制信号的脉宽与占空比，但并未调整控制信号的周期。在一些实施例中，控制电路22可不调整控制信号的强度。
63.图4c是根据本公开的一些实施例的调整控制信号的脉宽的时序图。在一些实施例中，当控制电路22判断待测组件26的功率值大于一功率阀值时，控制电路22降低控制信号251的脉宽，以减少待测组件26的功率值并保持恒定。在一些实施例中，控制信号251的占空比小于50％。在一些实施例中，控制信号251的占空比大约为20％至40％。在期间401中，控制信号251于期间404的强度大约为a1。
64.在本揭露，图4c中的期间404小于图4a中的期间402。因此，图4c中的控制信号的脉宽小于图4a中的控制信号的脉宽。然而，要注意的是，图4c中的控制信号的周期实质上等于图4a中的控制信号的周期。在一些实施例中，控制电路22调整控制信号的脉宽与占空比，但并未调整控制信号的周期。在一些实施例中，控制电路22可不调整控制信号的强度。
65.图5是根据本公开的一些实施例的用于待测组件的测试方法的流程图。
66.在步骤51中，控制电路可产生一控制信号。在步骤52中，调变电路可依据上述控制信号提供一电压信号至待测组件。在一些实施例中，待测组件可包括一氮化物基晶体管。在步骤53中，调变电路可提供上述电压信号至待测组件，以产生一电流从待测组件的源极经过待测组件的漏极。在步骤54中，调变电路可量测上述电流以及源极与漏极之间的电压。在步骤55中，控制电路可侦测上述待测组件的一功率值。
67.在步骤56中，控制电路可依据上述功率值调整控制信号以使待测组件的功率值保持恒定。要注意的是，步骤56可包括三个步骤561、562、563。在步骤561中，控制电路可依据电流及电压调整控制信号。在步骤562中，当该功率值大于一功率阀值时，控制电路可减少控制信号的脉宽。在步骤563中，当该功率值小于功率阀值时，控制电路可增加控制信号的脉宽。在步骤57中，控制电路可在待测组件保持功率恒定的状态下侦测待测组件的参数。
68.根据本公开的一些实施例，一种测试系统包含控制电路及调变电路。控制电路经组态以计算一待测组件的一功率值。调变电路经组态以接收控制电路所产生的一控制信号，且依据控制信号提供一电压信号至待测组件。控制电路依据功率值调整控制信号的脉宽，待测组件的功率值保持恒定且控制电路侦测待测组件的一参数。
69.根据本公开的一些实施例，一种用于一待测组件的测试方法。方法包含产生一控制信号；依据控制信号提供一电压信号至待测组件；侦测待测组件的一功率值；依据功率值调整控制信号以使功率值保持恒定；及侦测待测组件的一参数。
70.根据本公开的一些实施例，一种调变电路包含：一第一开关组件；一第二开关组件，并联第一开关组件；及一驱动器，依据一控制信号导通或关闭第一开关组件及第二开关组件。当控制信号为一第一逻辑电平时，第一开关组件为导通且第二开关组件为关闭，调变电路施加一电压信号流经第一开关组件至一待测组件。当控制信号为一第二逻辑电平时，
第一开关组件为关闭且第二开关组件为导通，且电压信号并未施加至待测组件。
71.除非另外规定，否则如“在
…
上”、“在
…
下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在
…
上方”、“在
…
下方”的空间描述是相对于图式中所展示的定向指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不会因此类布置而有偏差。
72.如本文中所使用，术语“竖直”用以指向上和向下方向，而术语“水平”是指横向于竖直方向的方向。
73.如本文中所使用，术语“大约”、“大体上”、“大体”和“约”用以描述和解释小的变化。当与事件或情况结合使用时，术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的
±
10％的变化范围，如小于或等于
±
5％、小于或等于
±
4％、小于或等于
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3％、小于或等于
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2％、小于或等于
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1％、小于或等于
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0.5％、小于或等于
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0.1％或小于或等于
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0.05％。举例来说，如果第一数值在第二数值的小于或等于
±
10％的变化范围内，如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％或小于或等于
±
0.05％，那么第一数值可认为“大体上”相同于或等于第二数值。举例来说，“大体上”垂直可指代相对于90
°
的小于或等于
±
10
°
的角度变化范围，如小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
或小于或等于
±
0.05
°
。
74.如果两个表面之间的移位不超过5μm、不超过2μm、不超过1 μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。如果表面的最高点与最低点之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为表面大体上平坦。
75.如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
76.如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子每米(s/m)。通常，导电材料是导电性大于大约104s/m(如至少105s/m或至少106s/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率在室温下测量。
77.此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
78.虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改是
既定在随附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。