半导体器件及半导体器件的制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法。


背景技术：

2.采用金属有机物化学气相沉积技术在源漏欧姆接触区域二次再生长n型重掺杂gan形成欧姆接触的增强型高电子迁移率晶体管结构及实现方法，主要用于制作高压功率开关和数字电路领域的高性能电子器件。
3.algan/gan基高电子迁移率晶体管hemt以其大的禁带宽度、高的临界击穿场强、高的电子饱和漂移速度以及强的自发和压电极化效应产生的具有优越输运特性的二维电子气2deg等出色的材料性能而受到广泛关注，在高温、高压、高频大功率微波电子器件应用方面有得天独厚的优势。
4.在gan基hemt器件的制造工艺过程中，源漏欧姆接触工艺是关键技术之一，直接影响着器件的频率和功率性能。在欧姆接触区二次外延生长n型重掺杂gan以降低欧姆接触电阻率和改善表面形貌已成为近几年国际上的新型工艺。该工艺可以实现非合金的欧姆接触，大大提高了欧姆接触表面及边缘形貌，并可以实现源漏栅的自对准工艺。二次外延生长n型重掺杂gan大都采用分子束外延(mbe)方法外延实现，但也有人采用金属有机化学气相沉积(mocvd)方法。该方法实现的欧姆接触电阻主要包括金属与n型重掺杂gan间的接触电阻、n型重掺杂gan的体电阻以及n型重掺杂gan与gan异质结侧壁的接触电阻。n型重掺杂gan与gan异质结侧壁接触的好坏直接影响着n型重掺杂gan与gan异质结侧壁的接触电阻，该接触电阻对整体欧姆接触影响最大。图1a至图1c为现有技术二次外延生长重掺杂gan材料制备流程示意图，如图1a至图1c所示，实用图案化的sio2层作为掩膜，刻蚀暴露出的gan沟道层3以及势垒层4，刻蚀深度至gan异质结界面以下，如图1b所示，在实际操作过程中，由于存在刻蚀精度的问题，容易对gan异质结产生过度刻蚀的问题，gan异质结的侧部位置相对于其上方的掩膜层sio2层而言，内缩一段距离，如图1c所示，在二次外延生长重掺杂gan材料时，由于过度刻蚀情况的存在，重掺杂gan材料的侧边与gan异质结接触不良，造成n型重掺杂gan与gan异质结侧壁的接触电阻大幅提高。
5.因此，有效降低n型重掺杂gan与gan异质结侧壁的接触电阻对减小整体欧姆接触有着重要的意义。
6.综上所述，目前现有技术无法有效降低源漏区欧姆接触电阻。此外，器件制备工艺步骤复杂，工艺精度控制难度大，设备昂贵，不能满足市场化商品生产。


技术实现要素：

7.本发明的目的在于提供一种工艺简单、欧姆接触电阻小的半导体器件及半导体器件的制备方法，降低n型重掺杂gan与gan异质结侧壁的接触电阻，减小器件制造难度，提高器件制造工艺的重复性和可控性，使器件能更好地应用在高压功率开关和数字电路中。
8.为实现上述目的，本发明提供一种半导体发光器件的制备方法，包括以下步骤：
9.依次在衬底上形成gan层和势垒层；
10.在势垒层的上表面旋涂光刻胶，在源漏欧姆接触区域进行显影，形成图案化的光刻胶层；
11.自所述光刻胶层暴露的势垒层上表面向下进行刻蚀，刻蚀至所述gan层和所述势垒层异质结界面以下形成第一凹槽，而后使用高温退火炉进行退火处理；
12.清洗掉所述图案化的光刻胶层，在所述第一凹槽内二次外延n型重掺杂gan材料，其中，所述n型重掺杂gan材料向所述第一凹槽外继续生长以在所述势垒层的上表面愈合；
13.图案化所述势垒层上的所述n型重掺杂gan材料以暴露所述势垒层的上表面；
14.在势垒层的上表面设置与所述势垒层肖特基接触的栅电极以及在所述n型重掺杂gan材料上分别设置源电极和漏电极。
15.作为可选的技术方案，在图案化所述n型重掺杂gan材料之后，沉积钝化层在所述n型重掺杂gan材料和所述势垒层的表面，选择性刻蚀所述钝化层以暴露所述势垒层和所述n型重掺杂gan材料。
16.作为可选的技术方案，所述源电极形成在所述n型重掺杂gan材料和所述钝化层以形成源极场板，所述漏电极形成在所述n型重掺杂gan材料和所述钝化层以形成漏极场板。
17.作为可选的技术方案，所述图案化n型重掺杂gan材料之后，保留部分所述栅电极和所述源电极、漏电极之间的所述n型重掺杂gan材料，所述钝化层为所述栅电极和所述n型重掺杂gan材料之间的隔离材料。
18.作为可选的技术方案，所述n型重掺杂gan材料形成在所述第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面。
19.作为可选的技术方案，所述第一凹槽的边缘位置至相邻的所述n型重掺杂gan材料位于所述势垒层上的边缘位置的水平距离为0-100nm。
20.作为可选的技术方案，所述势垒层为aln/alinn或者aln/algan，所述图案化势垒层上的n型重掺杂gan材料以暴露所述势垒层的上表面为先用干法刻蚀选择性刻蚀n型重掺杂gan材料以暴露所述势垒层的aln层的上表面，接着湿法刻蚀aln层直至暴露出alinn层或者algan层。
21.作为可选的技术方案，所述图案化所述势垒层上的所述n型重掺杂gan材料以暴露所述势垒层的上表面包括第一次图案化n型重掺杂gan材料以及第二次图案化n型重掺杂gan材料；所述第一次图案化n型重掺杂gan材料以形成栅电极接触区域，在所述栅电极接触区域形成所述栅电极；所述第二次图案化n型重掺杂gan材料以隔绝所述栅电极与源漏接触区域的所述n型重掺杂gan材料。
22.作为可选的技术方案，所述第一次图案化n型重掺杂gan材料后，所述n型重掺杂gan材料具有倾斜侧面，所述栅电极的两侧呈斜坡状。
23.另一方面，本发明提供一种半导体器件，有上述任一项所述的制备方法制得，包括
24.衬底；
25.依次在衬底上形成的gan层和势垒层；
26.第一凹槽，所述第一凹槽通过刻蚀所述gan层和所述势垒层形成，所述第一凹槽的底面位于所述gan层和所述势垒层异质结界面以下；
27.n型重掺杂gan材料，所述n型重掺杂gan材料形成在所述第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面；
28.栅电极，所述栅电极形成在所述势垒层上；
29.源电极以及漏电极，所述源电极以及漏电极形成在所述n型重掺杂gan材料上。
30.作为可选的技术方案，所述半导体器件还包括钝化层，所述钝化层沉积在所述n型重掺杂gan材料表面，所述钝化层为所述栅电极和所述n型重掺杂gan材料之间的隔离材料。
31.作为可选的技术方案，所述半导体器件保留部分所述栅电极和所述源电极、漏电极之间的所述n型重掺杂gan材料，所述钝化层为所述栅电极和所述n型重掺杂gan材料之间的隔离材料。
32.作为可选的技术方案，所述源电极形成在所述n型重掺杂gan材料和所述钝化层以形成源极场板，所述漏电极形成在所述n型重掺杂gan材料和所述钝化层以形成漏极场板。
33.作为可选的技术方案，所述第一凹槽的边缘位置至相邻的所述n型重掺杂gan材料位于所述势垒层上的边缘位置的水平距离为0-100nm。
34.综上所述，本发明实施例一的半导体器件制备方法，把源漏接触区域的gan层和所述势垒层异质结刻蚀形成第一凹槽t之后，腐蚀掉光刻胶层，然后进行全片的n型重掺杂gan材料二次外延，利用干法刻蚀图案化势垒层上的n型重掺杂gan材料以暴露势垒层的上表面，之后进行电极的制作，本发明的半导体器件制备方法，通过全片二次外延n型重掺杂gan材料，防止掩膜层的存在，导致二次外延n型重掺杂gan材料时，导致n型重掺杂gan材料和gan异质结侧壁接触不良。另一方面，全片二次外延n型重掺杂gan材料，有利于改善n型重掺杂gan材料表面粗糙的问题，减少n型重掺杂gan材料的生长缺陷，改善n型重掺杂gan材料的晶体质量，进一步降低n型重掺杂gan材料和金属的接触电阻。
35.本发明提供的半导体器件包括衬底、依次在衬底上形成的gan和势垒层、通过刻蚀所述gan层和所述势垒层形成的第一凹槽、形成在第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面的n型重掺杂gan材料，本发明通过n型重掺杂gan材料填充第一凹槽并延伸至势垒层的上表面，改善了n型重掺杂gan材料与gan异质结侧壁的欧姆接触，降低了n型重掺杂gan材料与gan异质结侧壁的接触电阻。
36.另一方面，二次外延n型重掺杂gan材料在第一凹槽内生长之后继续在势垒层上侧向外延生长，有利于改善n型重掺杂gan材料表面粗糙的问题，进一步降低n型重掺杂gan材料和金属的接触电阻。
37.另一方面，半导体器件，因为本实施例中设置了钝化层10，一方面，钝化层10可以作为栅电极9和n型重掺杂gan材料6之间的隔离材料；另一方面，在源漏接触区域刻蚀钝化层，暴露出n型重掺杂gan材料6以形成源电极接触区域和漏电极接触区域，因为钝化层10的存在，源电极7形成在n型重掺杂gan材料6和钝化层10以形成源极场板，漏电极8形成在n型重掺杂gan材料6和钝化层10以形成漏极场板。本实施例三的半导体器件，利用钝化层10的设置，改善器件性能，解决了gan-hemt半导体器件电流崩塌和击穿打压的问题。
附图说明
38.下面结合附图和具体实施方式对本发明作进一步详细的说明。
39.图1a-图1c是现有技术二次外延生长重掺杂gan材料制备流程示意图；
40.图2a-图2f是本发明实施例一的半导体器件的制备方法中中间过程及最终器件的结构示意图；
41.图3a-图3d是本发明实施例二的半导体器件的制备方法中间过程的结构示意图；
42.图4a-图4c是本发明实施例三的半导体器件的制备方法中间过程和最终器件的结构示意图；
43.图5是本发明实施例四的半导体器件的结构示意图。
44.附图标记说明：1、衬底；2、缓冲层；3、gan层；4、势垒层；41、aln层；42、alinn层或algan层；5、sio2层；6、n型重掺杂gan材料；7、源电极；8、漏电极；9、栅电极；10、钝化层；t、第一凹槽；；d、第二窗口区的边缘至第一窗口区的边缘的水平距离；t、n型重掺杂gan材料的厚度超过势垒层上表面的厚度。
具体实施方式
45.这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的器件的例子。
46.实施例一
47.图2a-图2f是本发明实施例一的半导体器件的制备方法中间过程的结构示意图，图2f为本发明实施例一的半导体器件的结构示意图，如图2a-图2f所示，本发明实施例一的半导体器件100包括：衬底1、缓冲层2、gan层3和势垒层4、第一凹槽t、n型重掺杂gan材料6、源电极7、漏电极8以及栅电极9。、gan层3和势垒层4依次形成在衬底1上方，具体而言，gan层3和势垒层4依次形成在缓冲层2上，gan层3和势垒层4构成gan异质结；第一凹槽t通过刻蚀所述gan层3和所述势垒层4形成，所述第一凹槽t的底面位于所述gan层3和所述势垒层4异质结界面以下；n型重掺杂gan材料形成在第一凹槽t以及与第一凹槽t相接的所述势垒层4的上表面；栅电极9形成在势垒层4的上表面；源电极7以及漏电极8形成在n型重掺杂gan材料6上。本发明通过n型重掺杂gan材料6填充第一凹槽t并延伸至势垒层4的上表面，改善了n型重掺杂gan材料6与gan异质结侧壁的欧姆接触，降低了n型重掺杂gan材料6与gan异质结侧壁的接触电阻。
48.另一方面，二次外延n型重掺杂gan材料6在第一凹槽t内生长之后继续在势垒层4上侧向外延生长直至愈合，有利于改善n型重掺杂gan材料6表面粗糙的问题，改善n型重掺杂gan材料6的晶体质量，进一步降低n型重掺杂gan材料6和金属电极的接触电阻。
49.优选的，实施一的半导体器件100中，n型重掺杂gan材料6的厚度超过所述势垒层4的上表面，n型重掺杂gan材料6的厚度超过势垒层4的上表面的厚度t为20-300nm。
50.优选的，在实施一的半导体器件100中，第一凹槽t的边缘位置至相邻的所述n型重掺杂gan材料6位于势垒层4上的边缘位置的水平距离d介于0-100nm，即n型重掺杂gan材料6在第一凹槽t中二次外延生长，填充第一凹槽t之后，向第一凹槽t外继续外延生长，即继续在第一凹槽t外的势垒层4上侧向外延生长，延伸生长的n型重掺杂gan材料6在势垒层上的边缘位置至第一凹槽t的水平距离介于0-100nm。
51.本发明实施例一的半导体器件100的制备方法包括以下步骤：
52.如图2a所示，依次在衬底1上形成缓冲层2、gan层3和势垒层4，势垒层4的使用材料为algan、inaln或aln；
53.如图2b所示，在势垒层4的上表面旋涂光刻胶，在源漏欧姆接触区域进行显影，形成图案化的光刻胶层10；
54.如图2c所示，自光刻胶层10暴露的势垒层4上表面向下进行刻蚀，刻蚀至所述gan层和所述势垒层异质结界面以下形成第一凹槽t，而后使用高温退火炉进行退火处理；
55.如图2d所示，清洗掉图案化的光刻胶层10，在第一凹槽t内二次外延n型重掺杂gan材料6，其中，所述n型重掺杂gan材料6向第一凹槽t外继续生长以在势垒层4的上表面愈合；
56.如图2e所示，图案化势垒层4上的n型重掺杂gan材料6以暴露势垒层4的上表面；
57.如图2f所示，在势垒层4的上表面设置与势垒层4肖特基接触的栅电极9以及在n型重掺杂gan材料6上分别设置源电极7和漏电极8。
58.本发明实施例一的半导体器件制备方法，把源漏接触区域的gan层和所述势垒层异质结刻蚀形成第一凹槽t之后，腐蚀掉光刻胶层10，然后进行全片的n型重掺杂gan材料6二次外延，利用干法刻蚀图案化势垒层4上的n型重掺杂gan材料6以暴露势垒层4的上表面，之后进行电极的制作，本发明的半导体器件制备方法，通过全片二次外延n型重掺杂gan材料6，防止掩膜层的存在，导致二次外延n型重掺杂gan材料时，导致n型重掺杂gan材料和gan异质结侧壁接触不良。另一方面，全片二次外延n型重掺杂gan材料6，有利于改善n型重掺杂gan材料表面粗糙的问题，减少n型重掺杂gan材料6的生长缺陷，改善n型重掺杂gan材料6的晶体质量，进一步降低n型重掺杂gan材料和金属的接触电阻。
59.实施例二
60.图3a-图3d是本发明实施例二的半导体器件的制备方法中间过程的结构示意图，本发明实施例二的半导体器件的制备方法与本发明实施例一的半导体器件的制备方法大致相同，区别仅在于，图案化所述势垒层4上的n型重掺杂gan材料6以暴露势垒层4的上表面包括第一次图案化n型重掺杂gan材料以及第二次图案化n型重掺杂gan材料。
61.如图3a所示，第一次图案化n型重掺杂gan材料以形成栅电极接触区，优选的，第一次图案化n型重掺杂gan材料6后，n型重掺杂gan材料6具有倾斜侧面，即，被第一次图案化n型重掺杂gan材料限制形成的栅电极接触区侧面具有倾斜侧边，栅电极接触区的截面呈漏斗状，因此在此区域生长的栅电极9两侧呈斜坡状。斜型栅极可以有效降低栅极侧跌尖峰电场，提升器件的击穿电场强度。
62.本发明实施例二的半导体器件制备方法，通过两次图案化n型重掺杂gan材料6，将n型重掺杂gan材料6作为栅电极9的模板，减小器件制造难度，提高器件制造工艺的重复性和可控性
63.实施例三
64.图4a-图4c是本发明实施例三的半导体器件的制备方法中间过程的结构示意图，本发明实施例三的半导体器件的制备方法与本发明实施例一、二的半导体器件的制备方法大致相同，区别仅在于，如图4a所示，在图案化所述n型重掺杂gan材料6之后，沉积钝化层10在所述n型重掺杂gan材料6和所述势垒层4的表面。
65.如图4b所示，选择性刻蚀所述钝化层10以暴露所述势垒层4和所述n型重掺杂gan材料6。
66.如图4c所示，源电极7形成在n型重掺杂gan材料6和钝化层10以形成源极场板，漏电极8形成在n型重掺杂gan材料6和钝化层10以形成漏极场板。
67.本发明实施例三中的半导体器件，在图案化n型重掺杂gan材料6之后，保留部分栅电极9和所述源电极7、漏电极8之间的n型重掺杂gan材料6，因为本实施例中设置了钝化层10，一方面，钝化层10可以作为栅电极9和n型重掺杂gan材料6之间的隔离材料；另一方面，在源漏接触区域刻蚀钝化层，暴露出n型重掺杂gan材料6以形成源电极接触区域和漏电极接触区域，因为钝化层10的存在，源电极7形成在n型重掺杂gan材料6和钝化层10以形成源极场板，漏电极8形成在n型重掺杂gan材料6和钝化层10以形成漏极场板。本实施例三的半导体器件，利用钝化层10的设置，改善器件性能，解决了gan-hemt半导体器件电流崩塌和击穿打压的问题。
68.实施例四
69.本发明实施例四的半导体器件的制备方法与本发明实施例一、二以及三的半导体器件的制备方法大致相同，图5为不问你发明实施例四的半导体器件的结构示意图，区别仅在于，势垒层4为aln/alinn或者aln/algan的叠层材料，先用干法刻蚀选择性刻蚀n型重掺杂gan材料6以暴露所述势垒层4的aln层41的上表面，接着湿法刻蚀aln层直至暴露出alinn层或者algan层42。当存在钝化层10时，在图案化n型重掺杂gan材料6之后，接着沉积钝化层10，先用干法刻蚀选择性刻蚀钝化层10，势垒层4的aln层41作为刻蚀停止层，接着湿法刻蚀aln层直至暴露出alinn层或者algan层42。
70.以上所述仅是本发明的较佳实施方式而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施方式揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。