具有双侧不对称解码器的存储器操作的制作方法

具有双侧不对称解码器的存储器操作


背景技术：

1.此章节意在向读者介绍可能与本技术的各个方面相关的各个技术方面，在下文中描述及/或主张这些方面。相信此论述有助于为读者提供背景信息，以促进对本公开的各个方面的较佳理解。因此，应理解，应鉴于此来阅读这些陈述，而非作为对现有技术的认可。
2.大体来说，计算系统包含处理电路，例如一或多个处理器或其它合适的组件，及存储器装置，例如芯片或集成电路。一或多个存储器装置可在例如双列直插式存储器模块(dimm)的存储器模块上用于存储处理电路可存取的数据。举例来说，基于计算系统的用户输入，处理电路可请求存储器模块从其存储器装置检索对应于用户输入的数据。在一些情况下，所检索的数据可包含固件或可由处理电路执行以执行操作的指令，及/或可包含待用作操作的输入的数据。此外，在一些情况下，从操作输出的数据可存储于存储器中，以便实现从存储器后续检索数据。
3.存储器装置中的一些包括可通过接通将存储器单元(例如，电容器)与字线或位线耦合的晶体管来存取的存储器单元。相反，阈值型存储器装置包括通过在存储器单元上提供电压来存取的存储器装置，其中基于存储器单元的阈值电压而存储数据值。举例来说，数据值可基于是否超出存储器单元的阈值电压，且响应于在存储器单元上提供的电压，存储器单元传导电流。所存储的数据值可例如通过施加足以改变存储器单元的阈值电压的电压来改变。阈值型存储器单元的一个实例可为交叉点存储器单元。
4.利用阈值型存储器，字线及位线用于传输相应存储器单元的选择信号。选择信号可包含由电压电平表征的信号，所述电压电平用于将数据保存到存储器单元中或从存储器单元检索数据。字线及位线可经由解码电路(例如，解码器)耦合到选择信号源。在标准“被子(quilt)”架构中，解码器可耦合到字线的一侧或位线的一侧。此设计可产生至少两个类别的存储器单元(例如，相对接近解码器的存储器单元及相对更远离解码器的存储器单元)。相对更靠近解码器安置的存储器单元可在经选择时受例如可由到解码器的低电阻路径引起的电容尖峰困扰。然而，相对更远离解码器安置的存储器单元可在编程期间受例如可由到解码器的高电阻路径引起的低电流递送振幅困扰。改进到存储器单元的选择信号递送(例如，改进传输到存储器单元的选择信号振幅的均一性)的方法可为所要的。
附图说明
5.在阅读以下详细描述且参看图式之后可更好地理解本公开的各个方面，在图式中：
6.图1为根据实施例的存储器的一部分的框图；
7.图2为根据实施例的图1的存储器的部分的图式；
8.图3为根据实施例的图2的存储器阵列的侧视图；
9.图4为根据实施例的描绘双重终止位线的图2的存储器阵列的平面图；
10.图5为根据实施例的描绘双重终止字线的图2的存储器阵列的平面图；
11.图6为根据实施例的用于经由图4及5的双重终止位线及/或字线来驱动信号的驱
动电路的图式；
12.图7为根据实施例的用于使用图6的驱动电路从图2的存储器阵列选择存储器单元的过程的流程图；
13.图8为根据实施例的用于支持图4及5的双重终止位线及/或字线的图6的驱动电路的图式；且
14.图9为根据实施例的可包含图2的存储器阵列的存储器装置的框图。
具体实施方式
15.当介绍本公开的各种实施例的元件时，数词“一(a/an)”及“所述(the/said)”意在表示存在元件中的一或多者。术语“包括”、“包含”及“具有”意在为包含性的，且意指除所列元件之外可能存在额外元件。下文将描述本文中所描述的本实施例的一或多个特定实施例。为致力于提供对这些实施例的简明描述，在本说明书中可能不描述实际实施方案的全部特征。应了解，在任何此类实际实施方案的开发中，如同在任何工程或设计项目中，必须制定多个实施特定的决策以达成开发者的特定目标，例如遵从系统相关及商业相关的约束，所述约束可从一个实施方案到另一实施方案变化。此外，应了解，此类开发努力可能是复杂且耗时的，但仍然可为受益于本公开的所属领域的一般技术人员的设计、加工及制造的常规任务。
16.存储器通常包含具有耦合到至少两个存取线的每一存储器单元的存储器单元阵列。举例来说，存储器单元可耦合到位线及字线。如此，每一存取线可耦合到大量存储器单元。为选择存储器单元，与用于存储器单元的第一存取线相关联的解码器电路及与用于存储器单元的第二存取线相关联的解码器电路可均在相应存取线上提供电压及/或电流。通过将电压及/或电流施加到相应存取线，可存取存储器单元，以便将数据写入到存储器单元及/或从存储器单元读取数据。
17.由于每一存取线可耦合到较大数目的存储器单元，故每一存储器单元可具有与存取线的相应解码器电路的不同物理距离。另外，由于存储器单元与选择信号源之间的距离可不同，故与每一存储器单元相关联的寄生负载可基于距离而变化。寄生负载可包含用于形成存取线的金属迹线的电阻，及与金属迹线及相关联解码器电路两者相关联的寄生电容。如此，每一存储器单元可由于其相应解码器电路而具有不同相关联寄生负载。当相应解码器电路将电压及/或电流提供到存取线时，与每一存储器单元相关联的寄生负载可影响每一存储器单元接收的电压及/或电流(例如，选择信号)。即，在由存取线的解码器电路提供到存取线的电压可对于与存取线相关联的每一存储器单元相同时，由特定存储器单元接收的电压的电压及时序可由于其沿着存取线相对于解码器电路的特定位置(例如解码器电路与存储器单元之间的物理距离)而不同于沿着相同存取线的其它存储器单元。
18.考虑到前述内容，当将选择信号提供到存储器单元时，较大电压及/或电流可用于补偿影响安置于存取线的末端处的存储器单元的任何寄生负载。这可导致递送到更靠近解码器安置的存储器单元的电流尖峰及/或电压尖峰(例如，大于电压或电流的阈值量的电压或电流)。因此，改进存储器单元阵列的设计以改进选择信号的递送(例如，电流尖峰及/或电压尖峰的可能性及/或发生减少)可为所要的。
19.存储器装置的架构可利用双极性解码器。双极性解码器可能够将正选择信号及负
选择信号两者提供到存储器单元。此外，这些双极性解码器可耦合到存取线的每一侧(例如，位线的两个末端，字线的两个末端)，使得最远存储器单元距其最近解码器的距离减小一半，这是由于例如先前在存取线的末端处的存储器单元现耦合到解码器。当双极性解码器耦合到存取线的任一末端时，在此配置中耦合的双极性解码器可称作双侧双极性解码器(例如，双侧解码器)，这是由于双极性解码器耦合到存取线的两个末端。使用双侧解码器可减小最远存储器单元距其对应解码器的距离，这是由于存取线的先前断开末端现能够耦合到双侧解码器。双侧解码器可实现从存取线的两个末端驱动存取线。对于包括存储器单元的多个叠组的存储器装置，应注意，双侧解码器可用于每一相应叠组。
20.在一些情况下，不同解码电路可用于存取线的任一末端上。举例来说，尖峰缓和驱动器可耦合在相应存取线的两个末端处，而选择驱动器可耦合到相应存取线及/或电流递送驱动器的一个末端，当不同于尖峰缓和驱动器时，可耦合到相应驱动器线的一个或两个末端。本文中论述特定耦合实例，但应理解，根据本公开实现其它配置。举例来说，双侧解码器可与使用任何数目的存储器单元及具有任何数目的存储器叠组的存储器装置兼容，而不管本文中各自描绘及论述的数目。
21.通过使用双侧解码器，递送到相对更靠近解码电路的存储器单元的电流尖峰及/或电压尖峰可减小，而更远离解码电路的存储器单元的驱动可仍为可能的。此外，包含双侧驱动器可例如通过将用于将选择信号递送到存储器单元的持续时间减小2
×
(例如，两倍)来改进先前远类别的单元上的电流递送。在一些情况下，双侧驱动器可实现边缘终端中所使用的电路的减小，且因此通过简化电路设计来进一步改进存储器电路。
22.考虑到前述介绍，图1为存储器100的一部分的框图。存储器100可为任何合适形式的存储器，例如非易失性存储器(例如，交叉点存储器)及/或易失性存储器。存储器100可包含一或多个存储器单元102、一或多个位线104(例如，104-0、104-1、104-2、104-3)、一或多个字线106(例如，106-0、106-1、106-2、106-3)、一或多个字线解码器108(例如，字线解码电路)及一或多个位线解码器110(例如，位线解码电路)。存储器单元102、位线104、字线106、字线解码器108及位线解码器110可形成存储器阵列112。
23.存储器单元102中的每一者可包含选择器及/或存储元件。当相应存储器单元的选择器上的电压达到阈值时，可存取存储元件以从存储元件读取数据值及/或将数据值写入到存储元件。在一些实施例中，存储器单元102中的每一者可不包括分离选择器及存储元件，且具有使得存储器单元仍然充当具有选择器及存储元件(例如，可包含表现得像选择器材料及存储元件材料两者的材料的使用)的配置。当存储器单元102具有充当选择器及存储元件的单一材料时，这些架构可利用单一材料(例如，硫族化物)过程架构且可通过利用正信号(例如，正电压、正电流)以设置存储器单元中的逻辑高值及通过利用负信号或较低电压信号(例如，负电压、负电流)以清除逻辑高值或设置存储器单元中的逻辑低值而具有在每一存储器单元内设置的相应值。单一材料过程架构可在存储器操作期间使用双极性解码器(例如，驱动电路)来存取存储器单元。在一些情况下，可使用单极性解码器，例如当正信号电平与负信号电平之间的中性中点移位到等于位线104与字线106之间的电压差的一半时。
24.为了易于论述，可就位线104、字线106、字线解码器108及位线解码器110来说论述图1，但这些指示为非限制性的。本公开的范围应理解为涵盖耦合到多重存取线及经由相应
解码器存取的存储器单元102，其中存取线可用于将数据存储到存储器单元中及从存储器单元读取数据。
25.位线解码器110可组织于多组解码器中。举例来说，存储器100可包含第一组位线解码器114(例如，多个位线解码器110)及/或第二组位线解码器116(例如，不同组的多个位线解码器110)。类似地，字线解码器108也可布置成多组字线解码器108，例如第一组字线解码器118及/或第二组字线解码器120。解码器可彼此组合使用以驱动存储器单元102(例如，例如在字线106及/或位线104的任一侧上的对及/或对的对中)。举例来说，位线解码器110-4可与位线解码器110'-4及/或与字线解码器108-0、108'-0协同操作以选择存储器单元102a。如本文中可了解，字线106及/或位线104的任一末端上的解码器电路可不同。
26.为减小或消除在选择及/或存取目标存储器单元时电流尖峰的出现，由此改进存储器100的操作，当操作存储器100时可在选择驱动器与递送驱动器之间作出区分。举例来说，当针对存储器单元102a时，存储器100可在激活最接近目标存储器单元102a的解码器之前激活最远离目标存储器单元102a的解码器。为选择用于存储器操作的目标存储器单元102a，在信号从解码器的递送驱动器传输之前，信号可从解码器的选择驱动器传输，如关于图6至8进一步详细论述。这可在目标存储器的突返的时间(例如，存储器单元102突返，因此暂时地由负电阻表征)之后递送来自递送驱动器的最大电流，从而使得通过存储器100的解码器能够含有及/或缓和与选择信号到目标存储器单元102a的递送相关联的任何电流尖峰。
27.位线104及/或字线106中的每一者可为安置于存储器阵列112中的金属迹线，且由例如铜、铝、银、钨或类似者的金属形成。因此，位线104及字线106可具有均一电阻每长度及均一寄生电容每长度，使得所得寄生负载可每长度均一地增加。如此，与存储器单元102中的每一者相关联的寄生负载可至少部分地由于存储器单元102与相关联解码电路中的每一者之间的物理距离的差而相对于字线解码器108及/或位线解码器110中的每一者为不同的。应注意，存储器100的所描绘组件可包含未特定描绘的额外电路及/或可安置于任何合适的布置中。举例来说，字线解码器108及/或位线解码器110的子集可安置于存储器阵列112的不同侧上及/或包含电路的任何平面的不同物理侧上。
28.当存取存储器单元102时，这些寄生效应可影响解码电路的驱动，这是由于存取(例如，阈值处理)存储器单元102的目标可包含将电压及/或电流供应到目标存储器单元，例如存储器单元102a。存储器单元102之间的不一致寄生负载及/或传输路径电阻可使得难以驱动存储器单元102的选择，这是由于由相对近存储器单元接收的信号可大于由相对远存储器单元接收的信号。因此，当存取存储器单元102时可使用相对较大信号，使得当提供这些信号以调整目标存储器单元(例如，存储器单元102a)上的电压以增大为高于阈值电压时，可存取甚至远离解码器的存储器单元102。
29.举例来说，可在位线104-3上提供接地参考电压，同时在字线106-0上提供正电压，使得接地与正电压之间的电压差大于阈值电压。然而，当存储器单元102之间的距离使得由信号采取的传输路径的电阻(例如，位线及/或字线的特定长度)在存储器单元102之间不一致时，提供到存储器单元102中的每一者的所得经传输电压信号及/或电流信号中的一些可基于用于传输信号的传输路径的电阻而变化。
30.存储器100还可包含控制电路122。控制电路122可以通信方式耦合到字线解码器
108及/或位线解码器110的相应者以执行存储器操作，例如通过使得解码电路(例如，字线解码器108及/或位线解码器110的子集)产生用于选择存储器单元的目标的选择信号(例如，选择电压及/或选择电流)。在一些实施例中，正电压及负电压可分别提供于位线104及/或字线106中的一或多者上到存储器单元102的目标。在一些实施例中，解码器电路可将电脉冲(例如，电压及/或电流)提供到存取线以存取存储器单元。电脉冲可为方形脉冲，或在其它实施例中，可使用其它经塑形脉冲。在一些实施例中，提供到存取线的电压可为恒定电压。
31.激活解码器电路可实现电脉冲到存储器单元102的目标的递送，使得控制电路122能够存取目标存储器单元的数据存储装置，以便从数据存储装置读取或写入到数据存储装置。控制电路122接收控制信号(例如，选择输入)，所述控制信号可确定首先激活哪些相应对位线解码器110及/或字线解码器108。控制信号可基于哪些对位线解码器110及字线解码器108物理地更远离及/或更靠近存储器单元102的目标。从解码器电路到目标存储器单元的相对物理距离可基于存储器单元的存储器地址。激活解码器电路的次序可由存储器100的接收地址信息的例如控制逻辑的各种其它逻辑(未展示)确定。
32.在存取存储器单元102的目标之后，可读取或写入存储于目标存储器单元的存储媒体内的数据。写入到目标存储器单元可包含改变由目标存储器单元存储的数据值。如先前所论述，由存储器单元存储的数据值可基于存储器单元的阈值电压。在一些实施例中，存储器单元可“设置”为具有第一阈值电压，或可“重置”为具有第二阈值电压。经设置存储器单元可具有比经重置存储器单元更低的阈值电压。通过设置或重置存储器单元，不同数据值可由存储器单元存储。读取存储器单元102的目标可包含确定目标存储器单元是否由第一阈值电压及/或由第二阈值电压表征。以此方式，可分析阈值电压窗以确定由存储器单元102的目标存储的值。阈值电压窗可通过将具有相对极性的编程脉冲施加到存储器单元102(例如，特定地说，写入到存储器单元的选择/存储材料(sd))及使用具有给定(例如，已知)固定极性的信号读取存储器单元102(例如，特定地说，读取存储器单元的阈值电压)来创建。
33.在一些情况下，为存取目标存储器单元102a，更远离目标存储器单元102a的位线解码器110及字线解码器108的相应者可由控制电路122激活。举例来说，最远离目标存储器单元102a的位线解码器及字线解码器(例如，位线解码器110-0及字线解码器108-3)可由于目标存储器单元102a与位线解码器110-0或字线解码器108-3之间的较大物理距离而经由由较大寄生负载(例如，具有较高电阻)表征的传输路径提供电压。由较大寄生负载及/或电阻表征的传输路径可减小当存取目标存储器单元102a时产生的电流尖峰。另外或替代地，在选择目标存储器单元102a之后，控制电路122可操作以激活最接近目标存储器单元102a的位线解码器及字线解码器以使得电流递送到目标存储器单元102a。电流可为能够由解码器提供及/或与给定(例如，已知)固定极性相关联的用于读取或写入到目标存储器单元102a的sd材料的最大电流。来自第二解码器的电流的递送可在存储器单元102a的突返之后发生。
34.图2为说明根据本公开的实施例的存储器阵列200的一部分的图式。存储器阵列200可为包含字线106(例如，106-0、106-1、
…
、106-n)及位线104(例如，104-0、104-1、
…
、104-m)的交叉点阵列。存储器单元102可定位于字线106及位线104的相交点中的每一者处。
存储器单元102可在双端架构(例如，其中字线106及位线104中的特定者充当存储器单元102中的特定者的电极)中运行。
35.存储器单元102中的每一者可为电阻可变存储器单元，例如电阻式随机存取存储器(rram)单元、导电桥式随机存取存储器(cbram)单元、相变存储器(pcm)单元及/或自旋转移矩磁性随机存取存储器(stt-ram)单元，以及其它类型的存储器单元。存储器单元102中的每一者可包含存储器元件(例如，存储器材料)及选择器元件(例如，选择/存储材料(sd))及/或功能上替换分离存储器元件层及选择器元件层的材料层。选择器元件(例如，sd材料)可安置于与形成存储器单元的字线或位线相关联的字线触点与位线触点之间。当执行对存储器单元的读取或写入操作时，电信号可在字线触点与位线触点之间传输。
36.选择器元件可为二极管、非欧姆装置(nod)或硫族化物切换装置，以及其它，或类似于下伏单元结构而形成。在一些实例中，选择器元件可包含选择器材料、第一电极材料及第二电极材料。存储器单元102的存储器元件可包含存储器单元102的存储器部分(例如，可编程为不同状态的部分)。举例来说，在电阻可变存储器单元102中，存储器元件可包含具有响应于所施加编程电压及/或电流脉冲而可编程为对应于特定状态的特定电平的电阻的存储器单元的部分。在一些实施例中，存储器单元102可表征为基于越过与选择器元件及/或存储器元件相关联的阈值的电压及/或电流而选择(例如，激活)的阈值型存储器单元。实施例不限于特定电阻可变材料或与存储器单元102的存储器元件相关联的材料。举例来说，电阻可变材料可为由各种掺杂或未掺杂的基于硫族化物的材料形成的硫族化物。可用于形成存储元件的电阻可变材料的其它实例包含二元金属氧化物材料、巨磁阻式材料及/或各种基于聚合物的电阻可变材料，以及其它。
37.在操作中，存储器单元102可通过经由选定字线106及位线104在存储器单元102上施加电压(例如，写入电压)来编程。可执行感测(例如，读取)操作以通过感测电流来确定一或多个存储器单元102的状态。举例来说，可响应于施加到形成相应存储器单元102的字线106中的选定者的特定电压而在对应于相应存储器单元102的一或多个位线104上感测电流。
38.如所说明，存储器阵列200可经布置于在任一方向(例如，x轴、y轴、z轴)上延伸的交叉点存储器阵列架构(例如，三维(3d)交叉点存储器阵列架构)中。多叠组交叉点存储器阵列200可包含安置于字线106及位线104的交替(例如，交错)叠组之间的数个连续存储器单元(例如，102b、102c、102d)。所述数个叠组可在数目上扩展或可在数目上减小且不应限于所描绘的体积或布置。存储器单元102中的每一者可形成于字线106与位线104之间(例如，两个存取线之间)，使得存储器单元102中的相应者可直接与其相应对位线104及字线106电耦合(例如，串联地电耦合)及/或由通过相应对位线104及字线106的金属的对应部分制造的电极(例如，触点)形成。举例来说，存储器阵列200可包含可在与单一存储元件及/或多个存储元件一样小的粒度下存取以用于数据操作(例如，感测及写入)的可分别寻址(例如，可随机存取)存储器单元102的三维矩阵。在一些情况下，存储器阵列200可包含比图2的实例中所展示更多或更少的位线104、字线106及/或存储器单元102。
39.图3为说明图2的存储器阵列200的部分的图式的侧视图。特定地说，图3的存储器阵列200包含稍早论述的字线106、位线104及存储器单元102。存储器单元102中的每一者可安置于位线与字线之间的特定平面中。平面的层级可称作“叠组”，且因此所描绘实例包含
安置于相同叠组中的存储器单元102e、102f及102g且总共包括存储器单元102的四个叠组。存储器单元102中的每一者可包含相变材料(pm)及选择/存储材料(sd)。应注意，在一些存储器阵列200中，相较于两个材料层(例如，在分开沉积的层中安置于彼此上方的pm及sd)，pm及sd可经组合或功能上由一个材料层204提供。以此方式，一些存储器阵列200可基于减小pm与sd层之间的交叉污染的单一材料(例如，硫族化物)过程架构。
40.存储器阵列200还可包含插槽208。每一插槽208可包含耦合到位线104及/或字线106中的每一者的解码器。当从存储器100的其它电路传输从存储器单元102读取及/或写入到存储器单元102的信号(例如，信号210a、信号210b)时，可使用插槽208。应注意，对应于信号210a及/或信号210b的箭头可通常表示字线106及/或位线104与插槽208的解码器之间的通信。应注意，描绘于字线106及/或位线104(及存储器阵列200的其它电路)之间的负空间212可对应于存储器100的空气或环境氛围，但负空间212还可填充有用于计算装置的绝缘材料及/或其它合适材料。应注意，字线106及/或位线104之间的距离可出于清楚起见而放大且可在实际实施方案中减小以减小最终制品内的负空间212的体积。还应注意，额外隔离材料层214可安置于插槽208上方(例如，插槽208层与字线106或位线104的第一叠组之间)。
41.图4为与图3的存储器阵列200相关联的解码电路220的平面图。虽然描绘于一个平面中，但应理解，字线106及位线104中的一些可安置于不同平面上(例如，例如作为不同叠组的部分在彼此下方或上方)。举例来说，位线104a及位线104b可安置于与不同叠组相关联的不同的平面中以选择存储器单元102的不同层级。
42.在解码电路220中，插槽208可包含位线解码器110及/或字线解码器108。位线解码器110及/或字线解码器108中的每一者可驱动特定数目的位线104或字线106。举例来说，在所描绘的实例中，位线解码器110及/或字线解码器108中的每一者分别驱动2,000个字线106及/或2,000个位线104(例如，其子集由位线104a、104b、104c、104d表示)。应理解，任何量的字线106及/或位线104可由双侧解码电路220驱动。解码电路220可用于产生用于在位线104上传输的信号。应注意，图4的解码电路描绘用于产生用于在字线106上传输的信号的解码电路。经由字线106及位线104传输的信号可用于驱动在字线106及位线104的相交点之间发现的存储器单元102。实际上，位线解码器110中的每一者可驱动垂直于位线解码器110的定向安置的位线104。以类似方式，字线解码器108中的每一者可驱动垂直于字线解码器108的定向安置的字线106。以此方式，且如图2中所描绘，字线106及位线104可相交以形成存储器单元102。
43.详尽阐述，每一插槽208可使用用于每一线(例如，位线104、字线106)的多个解码器。分离解码电路可用于位线104及/或字线106的每一叠组。以此方式，位线解码器110及字线解码器108的四个叠组可与存储器阵列200相关联。在一些存储器阵列中，位线解码器110及字线解码器108可各自分别对应于位线104中的一者及/或字线106中的一者。然而，由于由位线104及字线106的相交点形成的解码器及存储器单元102之间的寄生负载及/或电阻中的差，驱动存储器单元102中的每一者可为不可预测及/或不一致的(例如，传输到存储器单元102中的每一者的电压及/或电流基于存储器单元的位置而变化)。为降低信号递送中的变化的可能性及/或为减小寄生效应对存储器单元102的驱动的影响，存储器单元102中的相应者可使用在位线104及/或字线106之间共享的解码电路的组合来驱动。以此方式，存储器单元102中的每一者可使用来自位线104及/或字线106的两个末端的信号来驱动，使得
存储器单元102经由位线104或字线106中的相同者接收来自第一解码器的选择(例如，驱动)信号的一部分及来自第二解码器的选择(例如，驱动)信号的一部分。
44.此共享在图4中由首先在位线解码器110b处且其次在位线解码器110c处终止的实例位线104c表示。位线解码器110b及位线解码器110c可与同一叠组相关联。由于解码电路(例如，位线解码器110b、110c)可从相应位线104c的两侧存取位线104c，故相应位线104c的中心处的最大电阻可对应于等于用于驱动与位线104c相关联的目标存储器单元的先前最坏情况量的寄生效应的一半的寄生效应(例如，当相较于并不利用双端存取线来驱动位线104及/或字线106的系统，例如耦合位线104及/或字线106中的相应者的一侧的系统时)。以类似方式，位线104a、104b及104d可耦合到额外解码电路，使得位线104的各端由解码电路(例如，位线解码器110)电驱动。
45.为强调字线106可如何在解码电路处双重终止，图5为与图3的存储器阵列200相关联的解码电路220的平面图。虽然描绘于一个平面中，但应理解，字线106及位线104中的一些可安置于不同平面上(例如，例如在不同叠组下方或上方)。应注意，不同叠组的每一解码器110、108可安置于相同平面中及/或相同表面上、不同平面及/或表面上或两者的组合。图4的解码器电路220及图5的解码器电路220可经组合以允许存储器阵列200的每一存储器单元的双重解码器驱动。
46.为进一步详尽阐述可与双端存取线104及106结合使用的解码电路，图6为与上文所论述的双重解码器驱动相关联的驱动电路240的说明。图4的解码电路220中的一些描绘于图6中。驱动电路240可包含于解码电路220(例如，位线解码器110)内及/或可设置于解码电路220外部且用于经由位线104将驱动信号提供到存储器单元102。由于位线104为双重终止的，故由驱动电路240a产生的信号可影响由驱动电路240b产生的信号。
47.当图6的控制电路122选择存储器单元时，控制电路122可启用不包含于驱动电路240b中的驱动电路240a的取消选取驱动器242。取消选取驱动器242可隔离从驱动电路240a及驱动电路240b到与选定存储器单元相关联的存储器阵列112的部分的驱动信号的施加。举例来说，由于取消选取驱动器242的激活将存取线耦合到接地电压(例如，vss)及/或系统逻楫低参考电压，故取消选取驱动器242可在激活时保持取消选取其相关联存取线。为停用取消选取驱动器242，控制电路122可将控制信号(to_gnd)施加到取消选取驱动器242以使得其它驱动电路移动远离接地电压(vss)的选定线的电压。控制电路122可例如基于选定存储器单元的存储器地址而确定基于递送驱动器244a或递送驱动器244b中的哪一者更远离选定存储器单元而应激活递送驱动器244中的哪一者。在启用取消选取驱动器242时，控制电路122可激活递送驱动器244中的选定者。在经过一段持续时间之后，选定存储器单元可突返，从而使得选择信号经由位线104或字线106中的对应者传输到选定存储器单元。在递送阶段期间(例如，在取消选取驱动器242及/或选定存储器单元的突返之后)，最大电流将递送到选定存储器单元。因此，控制电路122可激活递送驱动器244中的另一者(例如，确定为相对最接近选定存储器单元的递送驱动器244)，使得递送驱动器244a及递送驱动器244b两者均启用且均将电流施加到选定存储器单元。当激活递送驱动器244a及递送驱动器244b的组合时施加的电流的值可具有编程选定存储器单元及/或读取选定存储器单元的合适值。
48.由于驱动电路240使用双极性解码器(例如，能够产生为正及/或负的一或多个信
号的解码器)，故控制电路122可激活利用来自选定驱动电路244的正源(sp)的信号驱动解码器110的上拉操作(例如，产生正极性输出的操作)或利用来自负源(sn)的信号驱动解码器110的下拉操作(例如，产生负极性输出的操作)以使得将正电压或负电压施加到选定存储器单元。在一些情况下，负源(sn)可耦合到接地。上拉操作可包含控制电路122启用耦合到接地及正电压供应的晶体管246(例如，通过将控制信号l1p施加到晶体管246)，由此使得将正电压施加到选定存储器单元。类似地，下拉操作可包含控制电路122启用耦合到接地及负电压供应的晶体管248(例如，通过将控制信号l1n施加到晶体管248)，由此使得将负电压施加到选定存储器单元。应注意，此实例将晶体管246展示为p沟道晶体管且将晶体管248展示为n沟道晶体管，应理解，任何合适的晶体管可用作晶体管246及/或用作晶体管248。举例来说，晶体管246及/或晶体管248可各自为p沟道晶体管及/或n沟道晶体管。
49.详尽阐述，图7为用于从存储器单元102选择存储器单元102a的过程260的流程图。控制电路122在下文描述为执行过程260，但应理解，任何合适的处理电路可另外或替代地执行过程260。此外，虽然过程260在下文描述为以特定次序执行，但应理解，任何合适的次序可用于执行过程260的个别操作。
50.在框262处，控制电路122可从存储器单元102接收针对存储器单元102a的地址。地址可为由控制电路122转换成物理地址的逻辑地址。控制电路122可使用物理地址来作出某些控制决策。举例来说，在框264处，控制电路122可使用物理地址来确定使用哪一取消选取驱动器242来选择存储器单元102a，及/或在框266处，确定当选择存储器单元102a时使用哪些递送驱动器244。
51.当在框264处，控制电路122确定取消选取驱动器242时，控制电路122可识别取消选取驱动器242中的哪一者对应于存储器单元102a。控制电路122可例如经由使用数据库的查询来查找存储器中的取消选取驱动器242的指示，及/或执行地址算术，以确定哪一取消选取驱动器242对应于存储器单元102a的物理地址(例如，最接近存储器单元的物理地址定位)。数据库可已在制造存储器100时经填入及/或在存储器100的操作期间经调整以反映当前逻辑到物理地址指派。
52.在框266处，控制电路122可使用物理地址来确定使用递送驱动器244中的第一者及递送驱动器244中的第二者来选择存储器单元102a。存储器单元102a的位置可由物理地址指示。因此，控制电路122可使用物理地址，且因此使用由物理地址指示的位置，以确定当选择存储器单元102时更适合于使用递送驱动器244中的哪一者。控制电路122可利用存储器单元102与递送驱动器244之间的物理距离来最小化递送驱动器244的激活初始地对存储器单元的影响(例如，减小电流尖峰)。此外，存储器单元102中的每一者可对应于用于位线104中的其对应者的两个递送驱动器244及用于字线106中的其对应者的两个递送驱动器244。以此方式，控制电路122可将递送驱动器244中的第一者(例如，两个递送驱动器244a、244b中的一者)确定为最远离存储器单元102a的位置安置的递送驱动器244中的相应者且可将递送驱动器244中的第二者(例如，两个递送驱动器244中的另一者)确定为最接近存储器单元102a的位置安置的递送驱动器244中的相应者。在一个实例中，递送驱动器244中的第一者可在递送驱动器244中的第二者之前激活，且激活的次序可促进影响存储器单元102a的电流递送尖峰的减小(例如，由于相对较高电阻的传输路径用于传输来自递送驱动器244中的第一者的信号，这是由于其对应于相对较长信号传输路径)。
53.在控制电路122确定取消选取驱动器242、递送驱动器244中的第一者及递送驱动器244中的第二者之后，在框268处，控制电路122可使用所确定取消选取驱动器242从存储器单元102选择存储器单元102a。以此方式，控制电路122可施加控制信号(to_gnd)以启用取消选取驱动器242。
54.在选择存储器单元102a，从而停用取消选取驱动器242时，在框270处，控制电路122可激活递送驱动器244中的第一者，所述第一者视为安置于比递送驱动器244中的另一者更远离存储器单元102a的物理位置处。举例来说，控制电路122可确定存储器单元102a比递送驱动器244b更远离递送驱动器244a，且因此使用递送驱动器244a以促进存储器单元102a的选择。控制电路122还可使得递送驱动器244a例如基于确定是否作为读取操作、逻辑高值(例如，1)写入操作、逻辑低值(例如，0)写入操作或类似者的部分来存取存储器单元102a而将上拉信号及/或下拉信号施加到存储器单元102a。以此方式，当选择存储器单元102a时，控制电路122可激活晶体管246、晶体管248或两者。
55.在选择存储器单元102a，从而停用取消选取驱动器242时，且在来自递送驱动器244中的第一者的信号施加到存储器单元102a时，在框272处，控制电路122可激活递送驱动器244中的第二者，所述第二者视为更靠近存储器单元102a安置。举例来说，控制电路122可确定比递送驱动器244b更远离递送驱动器244a物理地定位的存储器单元102a，且因此在来自递送驱动器244a的信号施加到存储器单元102a之后，使用递送驱动器244b来将额外驱动信号提供到存储器单元102a。这可帮助递送适合于设置存储器单元102a的值及/或用于读取存储器单元102a的值的信号(例如，合适的电流信号及/或电压)。由递送驱动器244b及递送驱动器244a递送的信号可为递送驱动器244中的一者可个别地提供到存储器单元102中的一者的电流量的两倍的电流量。控制电路122还可使得递送驱动器244b例如基于确定是否作为读取操作、逻辑高值写入操作、逻辑低值写入操作或类似者的部分来存取存储器单元102a而将上拉信号及/或下拉信号施加到存储器单元102a。
56.在一些情况下，递送驱动器244的电路可基于预期电流尖峰而简化。图8为与上文所论述的双重解码器驱动相关联的驱动电路280(例如，280a及280b)的说明。图4的解码电路220中的一些描绘于图8中。在此实例中，当选择操作进行中时递送到存储器单元102的电流尖峰可与在最后一个完成选择操作处提供到存储器单元102的能量及/或信号相关联。举例来说，到存储器单元102a的最后一个所施加电压及/或电流是否为负值(例如，下拉操作)或正值(例如，上拉操作)可影响施加到存储器单元102a的电流尖峰。因此，如果控制电路122确定施加到存储器单元102a的信号的最后一个极性，那么控制电路122可改变启用晶体管246、248的哪一组合来选择存储器单元102a。举例来说，当控制电路122确定施加到存储器单元102a的最后一个极性为正时，控制电路122可移除(例如，不启用)与存储器单元102a的上拉电压相关联的晶体管246以减小施加到存储器单元102a的正信号的量，由此补偿预期电流尖峰中的至少一些。此外，在一些情况下，在制造期间可确定存储器100及/或存储器100的部分趋向于经历相对较高数目的正电流尖峰(或负电流尖峰)。在这些情况下，可移除递送驱动器244的部分以补偿递送趋势。举例来说，与下拉操作相关联的晶体管248的子集可在存储器100的在选择操作期间接收相对较高量的负电流的部分中经移除。相同情况可互换地应用于晶体管246及晶体管248。以此方式，当相对较高量的正电流由存储器100的一部分接收时，存储器100的部分中的晶体管246的数量可减小。
57.考虑到前述内容，图9为例如存储器装置300的存储器系统的框图，所述存储器系统包含具有可存储数据的多个存储器单元(例如，存储器单元102)的存储器阵列112。存储器单元可在阵列中经由各种存取线(例如，字线106、位线104)的使用来存取。存储器单元可非易失性存储器单元，例如nand或nor快闪单元、相变存储器单元、3d xpoint
tm
存储器单元、任何合适的阈值型存储器单元或类似者。存储器阵列112的存储器单元可经布置于存储器阵列架构中。举例来说，存储器单元可经布置于3d交叉点架构、单层级交叉点架构中或任何合适的架构中。存储器单元可为存储用于数据的一或多个位的数据的单层级单元及/或多层级单元。
58.数据选通信号(dqs信号)可经由数据选通总线(未展示)传输。dqs信号可用于将用于数据转移的时序信息提供到存储器装置300或从存储器装置300提供所述时序信息。输入/输出(i/o)总线302可耦合到在i/o总线302与内部数据总线306、内部地址总线308及/或内部命令总线310之间路由数据信号、地址信息信号及其它信号的i/o控制电路304。i/o控制电路304可向内部地址总线308提供地址信息。内部地址总线308可将块行地址信号提供到行解码器312及314，且将列地址信号提供到列解码器316及318。当选择用于例如读取及写入操作及/或更新操作的存储器操作的一或多个存储器单元时，存储器装置300可使用行解码器312、314及列解码器316、318。行解码器312、314及/或列解码器316、318可包含将偏压信号提供到存储器阵列112中的信号线中的一或多者的一或多个信号线驱动器(例如，递送驱动器244、取消选取驱动器242)。i/o控制电路304可经由状态寄存器总线322耦合到状态寄存器320。i/o控制电路304可响应于提供到存储器装置300的读取状态命令而提供由状态寄存器320存储的状态位。状态位可具有指示存储器装置300及其操作的各种方面的状态条件的相应值。
59.存储器装置300还可包含外部地或经由内部命令总线310接收用以控制存储器装置300的操作的数个控制信号326的控制逻辑324。控制信号326可与任何适当接口协议一起采用。举例来说，控制信号326可为如动态随机存取存储器及快闪存储器(例如，nand快闪)中所常见的基于引脚的、基于操作码的(基于op码的)或类似者。实例控制信号326可包含时钟信号、读取/写入信号、时钟启用信号或类似者。命令寄存器328可耦合到内部命令总线310以存储从i/o控制电路304接收到的信息及将信息提供到控制逻辑324。控制逻辑324可经由状态寄存器总线330进一步存取状态寄存器320，以便随着状态条件改变而更新状态位。控制逻辑324可将内部控制信号提供到存储器装置300的各种电路。
60.举例来说，响应于接收到存储器存取命令(例如，读取、写入、刷新)，控制逻辑324可提供内部控制信号以控制各种存储器存取电路执行存储器存取操作。特定地说，控制逻辑324可确定存储器阵列112的一或多个目标存储器单元对包含于行解码器312、314及/或列解码器316、318中的相应解码器电路的相对位置。一或多个目标存储器单元与其相应对解码器电路之间的相对距离的确定可确定当存取一或多个目标存储器单元时激活相应对解码器电路的解码器电路的序列。基于所述确定，控制逻辑324可将控制信号提供到行解码器312、314及/或列解码器316、318，使得以所要序列激活解码器电路。另外，控制逻辑324可包含可以所要序列提供控制信号的控制电路，例如图1的控制电路122。各种存储器存取电路可在存储器存取操作期间使用，且可通常包含例如行及列解码器、电荷泵电路、信号线驱动器、数据及高速缓冲存储寄存器、i/o电路以及其它电路的电路。
61.用于存取存储器阵列112的一或多个目标存储器单元的实例序列可遵循图7的实例过程260。举例来说，基于存储器单元102的目标的存储器地址，控制逻辑324可确定相应对解码器电路中的哪些更远离及更靠近目标存储器单元。此信息可提供到控制电路，使得在更靠近相应对解码器电路的目标存储器单元的解码器电路之前激活更远离相应对解码器电路的解码器电路(例如，使得在激活取消选取驱动器242时以合适序列激活递送驱动器244)。通过依序激活所述对解码器电路的相应解码器以存取目标存储器单元，可减小或消除可在目标存储器单元阈值处理时引起的潜在电流尖峰。
62.高速缓冲存储寄存器332(例如，数据i/o电路)可包含基于从控制逻辑324接收到的信号而促进i/o控制电路304与存储器阵列112之间的数据转移的一或多个电路。在一些情况下，高速缓冲存储寄存器332可包含用于管理存储器阵列112与i/o控制电路304之间的数据转移的一或多个寄存器、缓冲器及/或其它电路。举例来说，在写入操作期间，i/o控制电路304可接收待经由i/o总线302写入的数据且可经由内部数据总线306将数据提供到高速缓冲存储寄存器332。高速缓冲存储寄存器332可在由行解码器312、314及列解码器316、318指定的位置处基于由控制逻辑324提供的控制信号而将数据写入到存储器阵列112。在读取操作期间，高速缓冲存储寄存器332可在由行解码器312、314及列解码器316、318指定的地址处基于由控制逻辑324提供的控制信号而从存储器阵列112读取数据。高速缓冲存储寄存器332可经由内部数据总线306将读取数据提供到i/o控制电路304。i/o控制电路304可随后在i/o总线302上提供读取数据。
63.因此，本公开的技术效应可包含当执行选择操作以选择存储器阵列的一或多个存储器单元时改进到存储器单元的信号递送。如上文所论述，存储器阵列的驱动器可包含可分开选择的电路，例如选择器驱动器及递送驱动器。每一递送驱动器可包含启用待施加到存储器单元的上拉信号(例如，正电压、正电流)的驱动晶体管及/或启用待施加到存储器单元的下拉信号(例如，负电压、负电流)的驱动晶体管。当使用双重终止的位线时，控制电路可在递送驱动器之前激活选择器驱动器。控制电路可随后在激活选择器驱动器时激活确定为相对更远离存储器单元的递送驱动器。控制电路可随后在激活另一递送驱动器及选择器驱动器时激活确定为相对更靠近存储器单元的递送驱动器。在一些情况下，为选择存储器单元，与存储器单元的位线相关联的递送驱动器可同与存储器单元的字线相关联的递送驱动器至少同时激活。控制电路可将选择信号递增地提供到存储器单元以减小正递送到一或多个目标存储器单元的电流尖峰的可能性或振幅。
64.此外，作为帮助减小递送到目标存储器单元中的一或多者的电流尖峰的振幅的可能性的方式，控制电路可在一些情况下基于一或多个先前施加的选择信号而选择性地激活递送驱动器。此外，存储器的可趋向于在选择操作期间接收特定极性的电流尖峰的部分可具有从存储器的部分中的一些移除的特定极性的递送驱动器，例如在制造时，以帮助减小递送到目标存储器单元中的一或多者的电流尖峰的振幅的可能性。
65.考虑到这些技术效应，多个存储器装置可包含于存储器模块上，由此使得存储器装置能够以通信方式耦合到处理电路作为单元。举例来说，双列直插式存储器模块(dimm)可包含印刷电路板(pcb)及多个存储器装置。存储器模块对来自经由通信网络以通信方式耦合到客户端装置或主机装置的存储器控制器的命令作出响应。或在一些情况下，存储器控制器可用于存储器-主机接口的主机侧上；例如，处理器、微控制器、现场可编程门阵列
(fpga)、专用集成电路(asic)或类似者可各自包含存储器控制器。此通信网络可实现其间的数据通信，且因此，使得客户端装置能够利用可经由存储器控制器存取的硬件资源。至少部分地基于到客户端装置的用户输入，存储器控制器的处理电路可执行一或多个操作以促进在客户端装置与存储器装置之间检索或传输数据。在客户端装置与存储器装置之间传送的数据可用于各种目的，包含但不限于在客户端装置处经由图形用户接口(gui)将可视化呈现到用户、处理操作、计算或类似者。因此，考虑到此，以上描述的对存储器控制器操作及存储器写入操作的改进可体现为可视化质量(例如，显现的速度、显现的质量)的改进、处理操作的改进、计算的改进或类似者。
66.已通过实例展示上文所描述的特定实施例，且应理解，这些实施例可能容许各种修改及替代形式。应进一步理解，权利要求书并不意在限于所公开的特定形式，而应涵盖在本公开的精神及范围内的所有修改、等效物及替代物。
67.本文中呈现及主张的技术经参考且应用于明确地改进本技术领域且因此并未抽象、无形或纯理论的实际性质的材料物件及具体实例。另外，如果随附到本说明书的末尾的任何权利要求含有指定为“用于[执行][功能]
…
的构件”或“用于[执行][功能]
…
的步骤”的一或多个元件，那么希望根据35u.s.c.112(f)来解释此类元件。然而，对于含有以任何其它方式指明的元件的任何权利要求，希望不根据35u.s.c.112(f)来解释此类元件。