半导体存储装置及其制造方法与流程

1.本公开涉及一种电子装置，更具体地说，涉及一种竖直沟道结构的半导体存储装置及其制造方法。


背景技术：

2.半导体存储装置是使用诸如硅(si)、锗(ge)、砷化镓(gaas)或磷化铟(inp)之类的半导体实现的存储装置。半导体存储装置通常分类为易失性存储装置和非易失性存储装置。
3.易失性存储装置是其中储存的数据在电源被切断时丢失的存储装置。易失性存储装置可以包括静态ram(sram)、动态ram(dram)、同步dram(sdram)等。非易失性存储装置是即使在电源被切断时也能保持储存的数据的存储装置。非易失性存储装置可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除和可编程rom(eeprom)、闪存、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。闪存一般分类为nor型和nand型。
4.近来，随着便携式电子装置使用的增加，非易失性半导体存储装置的使用也随之增加，为了实现便携性和大容量，需要半导体存储装置的高集成度和大容量。为了这种高集成度和大容量，提出了三维半导体存储装置。


技术实现要素：

5.本公开的实施方式涉及一种半导体存储装置及其制造方法，其能够通过改善与狭缝相邻的栅极图案的桥接现象而改善操作可靠性。
6.根据本公开的实施方式，一种半导体存储装置包括：第一层叠物和第二层叠物，所述第一层叠物和所述第二层叠物在所述半导体存储装置的单元区域和所述半导体存储装置的邻近所述单元区域的狭缝区域中层叠在半导体基板上。该半导体存储装置还包括：多个单元插塞，所述多个单元插塞在所述单元区域中至少部分地穿过所述第二层叠物和所述第一层叠物并沿竖直方向延伸；狭缝，所述狭缝在所述狭缝区域中至少部分地穿过所述第二层叠物和所述第一层叠物；以及保护图案，所述保护图案布置在所述狭缝和所述多个单元插塞中的与所述狭缝相邻的虚设单元插塞之间。
7.根据本公开的实施方式，一种半导体存储装置的制造方法包括：在半导体基板上形成第一层叠物，在所述第一层叠物中第一层间绝缘层和第一牺牲层交替层叠，所述半导体存储装置包括狭缝区域、虚设单元区域和正常单元区域。所述方法还包括：通过蚀刻所述第一层叠物从所述虚设单元区域移除所述第一层叠物，并在移除了所述第一层叠物的空间中形成保护图案；在包括所述第一层叠物和所述保护图案的整个结构上形成第二层叠物，在所述第二层叠物中第二层间绝缘层和第二牺牲层交替层叠。所述方法还包括：在所述正常单元区域中形成至少部分地穿过所述第二层叠物和所述第一层叠物的多个单元插塞，并且在所述虚设单元区域中形成穿过所述第二层叠物和所述保护图案的至少一个虚设单元
插塞；以及在所述狭缝区域中蚀刻所述第二层叠物和所述第一层叠物，以形成狭缝
8.根据本公开的实施方式，一种半导体存储装置的制造方法包括：在半导体基板上层叠并形成第一层间绝缘层、第一源极层、源极牺牲结构、第三源极层和第一层叠物，在所述第一层叠物中，第二层间绝缘层和第一牺牲层交替层叠，所述半导体存储装置包括狭缝区域、虚设单元区域以及正常单元区域。所述方法还包括：通过蚀刻所述第一层叠物，从所述虚设单元区域移除所述第一层叠物，并在移除了所述第一层叠物的空间中形成保护图案；在包括所述第一层叠物和所述保护图案的整个结构上形成第二层叠物，在第二层叠物中第三层间绝缘层和第二牺牲层交替层叠。所述方法还包括：在所述正常单元区域中形成至少部分地穿过所述第二层叠物、所述第一层叠物、所述第三源极层以及所述源极牺牲结构的多个单元插塞，并在所述虚设单元区域中形成穿过所述第二层叠物、所述保护图案、所述第三源极层以及所述源极牺牲结构的至少一个虚设单元插塞。所述方法另外包括：在所述狭缝区域中蚀刻所述第二层叠物、所述第一层叠物以及所述第三源极层，以形成狭缝，所述源极牺牲结构借助该狭缝暴露。
9.根据本技术的实施方式，通过蚀刻存储单元区域中的邻近狭缝区域的层叠物来移除用于形成源极选择晶体管的栅极图案的层叠物，并且在移除了层叠物的空间中形成保护图案。因此，因为源极选择晶体管的栅极图案没有形成在与狭缝相邻的区域中，所以即使在用于形成狭缝的蚀刻工艺中，狭缝的下部弯曲并被蚀刻，也不会发生与狭缝相邻的栅极图案的桥接现象。
附图说明
10.图1是示出根据本公开的实施方式的半导体存储装置的框图。
11.图2是示出图1的存储单元阵列的电路图。
12.图3是示意性地示出根据本公开的实施方式的半导体存储装置的立体图。
13.图4是根据本公开的实施方式的半导体存储装置的剖视图，示出了半导体存储装置的存储单元阵列的一部分。
14.图5a至图5i是根据本公开的实施方式的半导体存储装置的剖视图和平面图，示出了半导体存储装置的制造方法。
15.图6是示出根据本公开的实施方式的存储系统的配置的框图。
16.图7是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
17.下文中，描述本公开的实施方式。在附图中，为了便于描述而表示出厚度和距离，并且可能相对于实际的物理厚度将其夸大。在描述本公开时，可能省略与本公开精神无关的公知配置。应当注意的是，在给各个附图的部件添加附图标记时，如果可能，即使相同的部件示出在不同的附图中，相同的部件也具有相同的附图标记。
18.在整个说明书中，在一个部分与另一部分“连接”的情况下，该情况不仅包括该部分与另一部分“直接连接”的情况，还包括该部分与另一部分“间接连接”并在其间插设有另一个元件的情况。在整个说明书中，在一个部分包括一个部件的情况下，该情况指的是该部分可以进一步包括其他部件，而不排除其他部件，除非另有特别说明。
19.图1是示出根据本公开的实施方式的半导体存储装置10的框图。
20.参照图1，半导体存储装置10包括外围电路pc和存储单元阵列20。
21.外围电路pc可以配置成控制用于在存储单元阵列20中储存数据的编程操作、用于输出储存在存储单元阵列20中的数据的读取操作以及用于擦除储存在存储单元阵列20中的数据的擦除操作。
22.作为实施方式，外围电路pc可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
23.存储单元阵列20可以包括多个存储块。存储单元阵列20可以借助字线wl连接到行解码器33，并且可以借助位线bl连接到页缓冲器组37。
24.控制电路35可以响应于命令cmd和地址add而控制电压发生器31、行解码器33和页缓冲器组37。
25.电压发生器31可以响应于控制电路35的控制而产生各种操作电压，例如用于编程操作、读取操作和擦除操作的擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压。
26.行解码器33可以响应于控制电路35的控制而选择存储块。行解码器33可以配置成将操作电压应用于连接到所选存储块的字线wl。
27.页缓冲器组37可以借助位线bl连接到存储单元阵列20。页缓冲器组37可以响应于控制电路35的控制，在编程操作期间暂时储存从输入/输出电路(未示出)接收的数据。页缓冲器组37可以响应于控制电路35的控制，在读取操作或验证操作期间，感测位线bl的电压或电流。页缓冲器组37可以响应于控制电路35的控制而选择位线bl。
28.结构上，存储单元阵列20可以与外围电路pc的一部分重叠。
29.图2是示出图1的存储单元阵列20的电路图。
30.参照图2，存储单元阵列20可以包括连接在源极线sl和多个位线bl之间的多个单元串cs1和cs2。多个单元串cs1和cs2可共同连接到多个字线wl1至wln。
31.多个单元串cs1和cs2中的每一者均可以包括：连接到源极线sl的至少一个源极选择晶体管sst；连接到位线bl的至少一个漏极选择晶体管dst；以及串联连接在源极选择晶体管sst和漏极选择晶体管dst之间的多个存储单元mc1至mcn。
32.多个存储单元mc1至mcn的栅极可以分别连接到彼此间隔开并层叠的多个字线wl1至wln。多个字线wl1至wln可以布置在源极选择线ssl与两个或更多个漏极选择线dsl1和dsl2之间。所述两个或更多个漏极选择线dsl1和dsl2可以在同一高度彼此间隔开。
33.源极选择晶体管sst的栅极可以连接到源极选择线ssl。漏极选择晶体管dst的栅极可以连接到与漏极选择晶体管dst的栅极对应的漏极选择线。
34.源极线sl可以连接到源极选择晶体管sst的源极。漏极选择晶体管dst的漏极可以连接到与漏极选择晶体管dst的漏极对应的位线。
35.多个单元串cs1和cs2可以划分为分别连接到两个或更多个漏极选择线dsl1和dsl2的串组。连接到相同字线和相同位线的单元串可以由不同的漏极选择线独立控制。此外，连接到同一漏极选择线的单元串可以由不同的位线独立控制。
36.作为实施方式，两个或更多个漏极选择线dsl1和dsl2可以包括第一漏极选择线dsl1和第二漏极选择线dsl2。多个单元串cs1和cs2可以包括：连接到第一漏极选择线dsl1
的第一串组的第一单元串cs1；和连接到第二漏极选择线dsl2的第二串组的第二串cs2。
37.图3是示意性地示出根据本公开的实施方式的半导体存储装置10的立体图。
38.参照图3，半导体存储装置10可以包括：布置在基板sub上的外围电路pc；以及重叠外围电路pc的栅极层叠物gst。
39.每个栅极层叠物gst均可以包括：源极选择线ssl、多个字线wl1至wln；以及在同一高度借助第二狭缝si2彼此分离的两个或更多个漏极选择线dsl1和dsl2。
40.源极选择线ssl和多个字线wl1至wln可以在第一方向x和第二方向y上延伸，并且可以形成为平行于基板sub的上表面的平板形状。第一方向x可以是xyz坐标系的x轴所指向的方向，而第二方向y可以是xyz坐标系的y轴所指向的方向。在图3中，一个源极选择线ssl布置在一个栅极层叠物gst中，但是一个栅极层叠物gst可以包括在第三方向z上层叠的至少一个源极选择线ssl。
41.多个字线wl1至wln可以彼此间隔开并且在第三方向z上层叠。第三方向z可以是xyz坐标系的z轴所指向的方向。多个字线wl1至wln可以布置在两个或更多个漏极选择线dsl1和dsl2与源极选择线ssl之间。
42.栅极层叠物gst可以借助第一狭缝si1彼此分离。第二狭缝si2可以在第三方向z上形成得比第一狭缝si1短，并且可以与多个字线wl1至wln重叠。
43.第一狭缝si1和第二狭缝si2中的每一者均可以以直线形状、z字形形状或波浪形状延伸。第一狭缝si1和第二狭缝si2中的每一者的宽度均可以根据设计而不同。
44.根据实施方式的源极选择线ssl可以比两个或更多个漏极选择线dsl1和dsl2更靠近外围电路pc布置。
45.半导体存储装置10可以包括：布置在栅极层叠物gst与外围电路pc之间的源极线sl；以及比源极线sl与外围电路pc间隔得更远的多个位线bl。栅极层叠物gst可以布置在多个位线bl与源极线sl之间。
46.图4是根据本公开的实施方式的半导体存储装置剖视图，示出了半导体存储装置的存储单元阵列的一部分。
47.参照图4，半导体存储装置可以包括源极层sl、第一层叠物st1、第二层叠物st2、多个单元插塞cp、多个虚设单元插塞d_cp以及第一狭缝si1。
48.源极层sl可以布置在基板sub上并且可以包括导电材料。例如，源极层sl可以由单层或多层配置。例如，源极层sl可以包括多晶硅。
49.基板sub可以是单晶半导体基板。例如，基板sub可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅-锗基板或通过选择性外延生长方法形成的外延薄膜。
50.第一层叠物st1可以布置在源极层sl上，并且可以包括交替层叠的多个第二层间绝缘层ild2和多个第一栅极图案gp1。多个第一栅极图案gp1可以是源极选择晶体管的栅电极，或者可以是源极选择线。第一栅极图案gp1可以包括诸如多晶硅、钨、钼或金属之类的导电材料。多个第二层间绝缘层ild2可以用于将多个层叠的第一栅极图案gp1相互绝缘。多个第二层间绝缘层ild2可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。
51.第二层叠物st2可以布置在第一层叠物st1上，并且可以包括交替层叠的多个第二栅极图案gp2和第三层间绝缘层ild3。多个第二栅极图案gp2可以是存储单元的栅电极或字线，并且可以是漏极选择晶体管的栅电极或漏极选择线。第二栅极图案gp2可以包括诸如多
晶硅、钨、钼或金属之类的导电材料。多个第三层间绝缘层ild3可以用于将多个层叠的第二栅极图案gp2相互绝缘。多个第三层间绝缘层ild3可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。
52.多个单元插塞cp和多个虚设单元插塞d_cp穿过第二层叠物st2和第一层叠物st1并延伸到源极层sl中。多个单元插塞cp和多个虚设单元插塞d_cp可以布置在穿过第二层叠物st2和第一层叠物st1的第一缝隙si1之间。多个虚设单元插塞d_cp可以相对邻近于第一狭缝si1布置。
53.多个单元插塞cp和多个虚设单元插塞d_cp中的每一者均可以包括：在竖直方向上延伸的芯绝缘层co；围绕芯绝缘层co的侧壁和下表面的沟道层ch；以及围绕沟道层ch的侧壁和下表面的存储层ml。存储层ml可以暴露沟道层ch在源极层sl中的部分的侧壁，因此沟道层ch的一部分侧壁可以接触源极层sl。
54.第一层叠物st1和多个虚设单元插塞d_cp之间布置有保护图案ptp。此外，保护图案ptp可以布置在第一狭缝si1与多个虚设单元插塞d_cp之间以及源极层sl与第二层叠物st2之间限定的区域中。保护图案ptp可以以第一层叠物st1的高度布置在第一狭缝si1与多个虚设单元插塞d_cp之间。
55.在用于形成第一狭缝si1的第一层叠物st1和第二层叠物st2的蚀刻工艺中，由于图案的密度差异，第一狭缝si1的下部可能会在布置多个虚设单元插塞d_cp的方向上弯曲并被蚀刻。保护图案ptp可以在形成有多个虚设单元插塞d_cp并且第一层叠物st1被移除的区域中布置在其中第一层叠物st1被移除的空间中，因此即使第一狭缝si1的下部弯曲并被蚀刻，也可以由保护图案ptp来防止多个第一栅极图案gp1的异常蚀刻。因此，可以预先防止由于多个第一栅极图案gp1的图案缺陷而产生的桥接现象。
56.基底sub与源极层sl之间可以布置有包括蚀刻停止图案ep的第一层间绝缘层ild1。蚀刻停止图案ep可以布置在多个虚设单元插塞d_cp下方并且可以防止图3的外围电路pc在用于形成多个虚设单元插塞d_cp的蚀刻工艺中由于过度蚀刻而被损坏。
57.图5a至图5i是根据本公开的实施方式的半导体存储装置的剖视图和平面图，示出了半导体存储装置的制造方法。
58.下面描述的制造方法仅是制造根据图4的半导体存储装置的一种可能的方法，并且根据图4的半导体存储装置的制造方法不限于下面描述的制造方法。
59.参照图5a，在半导体基板100上形成第一层间绝缘层101，半导体基板100上形成有下部结构(未示出)。下部结构(未示出)可以包括晶体管、电阻器、电容器以及包括在图3的外围电路pc中的多条布线。
60.例如，第一层间绝缘层101形成在被限定为正常单元插塞区域nmc_r、虚设单元插塞区域dmc_r和狭缝区域si_r的半导体基板100上。第一层间绝缘层101可以由氧化层形成。第一层间绝缘层101中可以形成蚀刻停止图案103。蚀刻停止图案103可以布置在虚设单元插塞区域dmc_r中。
61.正常单元插塞区域nmc_r可以布置在两个狭缝区域si_r之间，并且虚设单元插塞区域dmc_r可以布置在正常单元插塞区域nmc_r与一个狭缝区域si_r之间的边界处。正常单元插塞区域nmc_r是形成图4的单元插塞cp的区域，虚设单元插塞区域dmc_r是形成图4的虚设单元插塞d_cp的区域，并且狭缝区域si_r是形成图4的第一狭缝si1的区域。
62.此后，第一层间绝缘层101上可以依次层叠并形成第一源极层105、源极牺牲结构107和第三源极层109。例如，第一源极层105和第三源极层109可以包括多晶硅。例如，源极牺牲结构107可以包括氧化物或高k材料。
63.随后，在第三源极层109上形成第一层叠物st1。第一层叠物st1可以包括交替层叠的第二层间绝缘层111和第一栅极牺牲层113。
64.例如，第二层间绝缘层111可以包括氧化硅。第一栅极牺牲层113可以包括相对于第二层间绝缘层111具有高蚀刻选择性的材料。例如，第一栅极牺牲层113可以包括氮化硅。
65.参照图5b和图5c，形成用于分离待随后形成的源极选择线的栅极图案的分离图案115。分离图案115可以在单元区域mc_r和减薄区域slim_r中以线形状形成。
66.例如，通过在用于源极选择线的栅极图案待在单元区域mc_r和减薄区域slim_r之间分离的区域中蚀刻第一层叠物st1来形成暴露第三源极层109的沟槽。此后，通过用包括氧化物的绝缘层填充沟槽形成分离图案115。
67.在形成上述分离图案115的工艺中，可以在待形成虚设单元插塞的区域中一起形成保护图案117。例如，通过蚀刻第一层叠物st1，移除在单元区域mc_r的虚设单元插塞区域dmc_r中的与减薄区域slim_r相邻的区域中形成的第一层叠物。此后，通过用包括氧化物的绝缘层填充移除了第一层叠物st1的空间而形成保护图案117。
68.保护图案117可以形成在虚设单元插塞区域dmc_r中的与狭缝区域si_r和减薄区域slim_r相邻的区域中，并且保护图案117的一部分可以与狭缝区域si_r的减薄区域slim_r重叠。
69.参照图5d和图5e，第二层叠物st2形成在包括第一层叠物st1、分离图案115和保护图案117的整个结构上。第二层叠物st2可以包括交替层叠的第二栅极牺牲层121和第三层间绝缘层123。例如，第三层间绝缘层123可以包括氧化硅。第二栅极牺牲层121可以包括相对于第三层间绝缘层123具有高蚀刻选择性的材料。例如，第二栅极牺牲层121可以包括氮化硅。
70.第二层叠物st2的第二栅极牺牲层121可以由与第一层叠物st1的第一栅极牺牲层113相同的材料形成，并且第二层叠物st2的第三层间绝缘层123可以由与第一层叠物st1的第二层间绝缘层111相同的材料形成。
71.此后，形成用于形成穿过第二层叠物st2、第一层叠物st1、第三源极层109和源极牺牲结构107的单元插塞的沟道孔h。
72.此外，形成用于形成穿过第二层叠物st2、第一层叠物st1、分离图案115、第三源极层109和源极牺牲结构107的虚设单元插塞的虚设孔dh以及穿过第二层叠物st2、保护图案117、第三源极层109和源极牺牲结构107的虚设孔dh。
73.参照图5f，在图5e的用于形成单元插塞的沟道孔h中以及在图5e的用于形成虚设单元插塞的虚设孔dh中形成插塞137。例如，可以通过在沟道孔h和虚设孔dh中的每一者的侧壁上依次层叠存储层131、沟道层133和芯绝缘层135而形成插塞137。
74.存储层131可以包括阻隔绝缘层、数据存储层和隧道绝缘层。例如，可以通过在沟道孔和虚设孔中的每一者的侧壁上依次层叠阻隔绝缘层、数据存储层和隧道绝缘层而形成存储层131。阻隔绝缘层可以形成在在沟道孔和虚设孔中的每一者的侧壁上。阻隔绝缘层可以包括能够阻隔电荷的氧化层。作为实施方式，阻隔绝缘层可以由氧化铝al2o3形成。数据存
储层可以形成在阻隔绝缘层的侧壁上。数据存储层可以由电荷捕获层、包括导电纳米点的材料层或相变材料层形成。例如，数据存储层可以使用fowler-nordheim隧穿法储存变化的数据。为此目的，数据存储层可以由能够捕获电荷的氮化硅层形成。隧道绝缘层可以形成在数据存储层的侧壁上。隧道绝缘层可以由能够隧穿电荷的氧化硅层形成。
75.沟道层133可以形成在隧道绝缘层的侧壁上。沟道层133可以包括半导体层。作为实施方式，沟道层133可以包括硅。
76.可以通过填充沟道孔和虚设孔的中心区域形成芯绝缘层135。芯绝缘层135可以由氧化物层形成。
77.填充沟道孔的插塞137可以被定义为单元插塞，而填充虚设孔的插塞137可以被定义为虚设插塞。
78.虚设插塞可以包括：穿过分离图案115的插塞137；以及穿过保护图案117的插塞137。因为插塞137形成在图5e的单元区域mc_r中，所以单元区域mc_r中的图案的密度会高于减薄区域slim_r中的图案的密度。
79.参照图5g和图5h，可以通过蚀刻形成在狭缝区域si_r上的第二层叠物st2、第一层叠物st1和第三源极层109来形成线形状的狭缝si，图5f的源极牺牲结构107借助该狭缝被暴露。在形成狭缝si的工艺中，由于在图5e中所示的单元区域mc_r和减薄区域slim_r之间的边界部分中的密度差异，狭缝si的下部可能会在单元区域mc_r的方向上弯曲并被蚀刻。
80.此后，移除由狭缝si暴露的图5f的源极牺牲结构107。因此，存储层131可以暴露在插塞137的下端的侧壁上，并且蚀刻暴露的存储层131以暴露插塞137的下端的侧壁的沟道层133。
81.参照图5i，在图5f的源极牺牲结构107被移除的空间中填充第二源极层141。第二源极层141可以与插塞137的下端的侧壁的沟道层133接触。
82.此后，移除由狭缝si暴露的图5g的第一栅极牺牲层113和第二栅极牺牲层121，并且在创建的空间中形成栅极图案151。
83.在栅极图案151中，包括在第一层叠物st1中的栅极图案151，例如在第二层间绝缘层111之间的空间中形成的栅极图案151可以是用于源极选择晶体管的栅极图案。此外，在栅极图案151中，包括在第二层叠物st2中的栅极图案151，例如在第三层间绝缘层123之间的空间中形成的栅极图案151可以是用于存储单元的栅极图案和用于漏极选择晶体管的栅极图案。
84.在邻近狭缝si的虚设单元插塞区域dmc_r中邻近狭缝si的下部可能会在上述栅极图案形成工艺中弯曲形成的单元区域mc_r和减薄区域slm_r之间的边界部分，移除第一层叠物st1，并形成保护图案117。因此，在邻近狭缝si的区域中没有形成栅极图案151。因此，即使狭缝si的下部被弯曲形成，也不会发生由于栅极图案151引起的桥接现象。
85.根据上述实施方式，描述了：在虚设单元插塞区域中形成虚设单元插塞，并且在正常存储单元区域中形成多个单元插塞。然而，虚设单元插塞或多个单元插塞可以形成在虚设单元插塞区域与正常单元插塞区域的边界处。此外，多个单元插塞中的至少一者可以形成在邻近正常存储单元区域的虚设单元插塞区域中。
86.图6是示出根据本公开的实施方式的存储系统1100的配置的框图。
87.参照图6，存储系统1100包括半导体存储装置1120和存储控制器1110。
88.半导体存储装置1120可以与图1至图4中所示的半导体存储装置相同地配置。
89.半导体存储装置1120可以是由多个闪存芯片配置的多芯片封装。
90.存储控制器1110可以配置成控制半导体存储装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、错误校正块1114、以及存储接口1115。sram 1111用作cpu 1112的操作存储器，cpu 1112进行存储控制器1110的数据交换的整体控制操作，并且主机接口1113包括连接到存储系统1100的主机的数据交换协议。此外，错误校正块1114检测并校正包括在从半导体存储装置1120读取的数据中的错误，并且存储接口1115进行与半导体存储装置1120的对接。此外，存储控制器1110可以进一步包括只读存储器(rom)，该只读存储器储存用于与主机对接的代码数据。
91.图7是示出根据本公开的实施方式的计算系统1200的配置的框图。
92.参照图7，计算系统1200可以包括cpu 1220、随机存取存储器(ram)1230、用户界面1240、调制解调器1250以及电连接到系统总线1260的存储系统1210。计算系统1200可以是移动装置。
93.存储系统1210可以包括半导体存储装置1212和存储控制器1211。半导体存储装置1212可以配置成与图1至图4所示的半导体存储装置相同。
94.尽管本公开的详细说明描述了具体实施方式，但在不偏离本公开的范围和技术精神的情况下，各种改变和变型都是可能的。因此，本公开的范围不应限于上述实施方式，而应由本公开的权利要求的等价物以及所附权利要求来确定。
95.相关申请的交叉引用
96.本技术要求2021年5月12日提交给韩国知识产权局的韩国专利申请10-2021-0061376的优先权，该申请的全部公开内容通过引用纳入本文中。