静电保护结构的制作方法

1.本发明涉及静电防护器件领域，特别是涉及一种静电保护结构。


背景技术：

2.半导体器件芯片在制造、测试、封装、运输及使用过程中都有可能受到静电放电(esd)的破坏，从而造成一定的损失。目前，可控硅(silicon controlled rectifier，scr)器件结构因由pnp和npn耦合形成，具有维持电压低，导通电阻小的优点而被用于esd静电防护。
3.scr静电防护器件可以导通大量的电流，使多余的电荷得以快速泄放，防止内部电路被损坏，而且，仅需消耗很小一部分芯片面积即可实现较高等级的esd防护。然而，现有的常规scr结构器件的维持电压偏低，小于工作电压(vdd)，因此，容易发生闩锁效应，导致芯片烧毁。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电保护结构，用于解决现有的scr静电防护结构维持电压偏低，易发生闩锁效应的问题。
5.为实现上述目的及其他相关目的，本发明提供一种静电保护结构，所述结构包括：
6.半导体衬底，具有第一阱区及与所述第一阱区相邻设置的第二阱区；
7.第一掺杂区，形成于所述第一阱区及所述第二阱区交界处的表层中；
8.第二掺杂区，形成于所述第一阱区的表层中；
9.第三掺杂区，形成于所述第二阱区的表层中；
10.mos管，包括栅极、漏区及源区，形成于所述第一掺杂区与所述第二掺杂区之间或形成于所述第一掺杂区与所述第三掺杂区之间，且所述栅极及所述漏区与所述第一掺杂区短接；
11.其中，当所述mos管形成于所述第一掺杂区与所述第二掺杂区之间时，所述源区与所述第二掺杂区连接至第一电压，当所述mos管形成于所述第一掺杂区与所述第三掺杂区之间时，所述源区与所述第三掺杂区连接至第二电压。
12.可选地，形成于所述第一掺杂区与所述第二掺杂区之间的所述mos管为pmos管。
13.可选地，所述第一阱区为n阱，所述第二阱区为p阱；所述第一掺杂区及所述第二掺杂区的离子掺杂类型相同，均为n型；所述第三掺杂区的离子掺杂类型为p型。
14.可选地，所述结构还包括第四掺杂区，形成于所述第二阱区的表层中，且位于所述第一掺杂区与所述第三掺杂区之间，并连接至所述第二电压。
15.可选地，所述第四掺杂区的离子掺杂类型为n型。
16.可选地，形成于所述第一掺杂区与所述第三掺杂区之间的所述mos管为nmos管。
17.可选地，所述第一阱区为n阱，所述第二阱区为p阱；所述第一掺杂区及所述第三掺杂区的离子掺杂类型相同，均为p型；所述第二掺杂区的离子掺杂类型为n型。
18.可选地，所述结构还包括第五掺杂区，形成于第一阱区的表层中，且位于所述第一掺杂区与所述第二掺杂区之间，并连接至所述第一电压。
19.可选地，所述第五掺杂区的离子掺杂类型为p型。
20.可选地，所述mos管还包括ldd区，形成于所述mos管的所述栅极的两侧，并部分延伸至所述栅极的下方。
21.可选地，所述ldd区的离子掺杂类型与所述mos管的所述源区及所述漏区的离子掺杂类型相同。
22.如上所述，本发明的静电保护结构，通过于n型阱区中嵌入pmos管或于p型阱区中嵌入nmos管，有效降低器件结构的导通电阻，提高维持电压，以避免发生闩锁效应。
附图说明
23.图1显示为本发明实施例一所提供的静电保护结构的剖面结构示意图。
24.图2～图6显示为本发明实施例一所提供的静电保护结构的制备过程的剖面结构示意图。
25.图7显示本发明实施例一所提供的静电保护结构的剖面结构及其等效电路示意图。
26.图8显示为本发明实施例二所提供的静电保护结构的剖面结构示意图。
27.图9显示为本发明实施例二所提供的静电保护结构的剖面结构及其等效电路示意图。
28.附图标号说明
29.10：半导体衬底；11：第一阱区；12：第二阱区；21：第一掺杂区；22：第二掺杂区；23：第三掺杂区；24：第四掺杂区；25：第五掺杂区；30：pmos管；31：第一栅极；32：第一漏区；33：第一源区；34：第一ldd区；40：浅沟槽隔离结构；50：nmos管；51：第二栅极；52：第二漏区；53：第三源区；54：第二ldd区
具体实施方式
30.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
31.请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
32.如图6及图8所示，本实施例提供一种静电保护结构，所述结构包括：
33.半导体衬底10，具有第一阱区11及与所述第一阱区11相邻设置的第二阱区12；
34.第一掺杂区21，形成于所述第一阱区11及所述第二阱区12交界处的表层中；
35.第二掺杂区22，形成于所述第一阱区11的表层中；
36.第三掺杂区23，形成于所述第二阱区12的表层中；
37.mos管，包括栅极、漏区及源区，形成于所述第一掺杂区21与所述第二掺杂区22之间或形成于所述第一掺杂区21与所述第三掺杂区23之间，且所述栅极及所述漏区与所述第一掺杂区21短接；
38.其中，当所述mos管形成于所述第一掺杂区21与所述第二掺杂区22之间时，所述源区与所述第二掺杂区22连接至第一电压vdd，当所述mos管形成于所述第一掺杂区21与所述第三掺杂区23之间时，所述源区与所述第三掺杂区23连接至第二电压。
39.本实施例中，所述半导体衬底10为p型衬底。所述第一电压vdd为工作电压，所述第二电压vss为接地端电压。
40.具体的，所述mos管还包括ldd区，形成于所述mos管的所述栅极的两侧，并部分延伸至所述栅极的下方。
41.作为示例，所述ldd区的离子掺杂类型与所述mos管的所述源区及所述漏区的离子掺杂类型相同。本实施例中，所述ldd区为轻掺杂漏区，用于提高器件的可靠性。
42.实施例一
43.具体的，形成于所述第一掺杂区21与所述第二掺杂区22之间的所述mos管为pmos管30。
44.如图7所示，本实施例中，所述pmos管30的栅极为第一栅极31，其漏区为第一漏区32，其源区为第一源区33。所述第一栅极31及所述第一漏区32与所述第一掺杂区21通过形成于所述半导体衬底10表面的金属连接层实现短接，所述第一源区33通过金属连接层连接至所述第一电压vdd。此时，所述ldd区为第一ldd区34，其离子掺杂类型为p型，用于提高所述pmos管30的可靠性。
45.具体的，所述第一阱区11为n阱，所述第二阱区12为p阱；所述第一掺杂区21及所述第二掺杂区22的离子掺杂类型相同，均为n型；所述第三掺杂区23的离子掺杂类型为p型。
46.具体的，所述结构还包括第四掺杂区24，形成于所述第二阱区12的表层中，且位于所述第一掺杂区21与所述第三掺杂区23之间，并连接至所述第二电压vss。
47.具体的，所述第四掺杂区24的离子掺杂类型为n型。
48.作为示例，所述结构还包括浅沟槽隔离结构40，所述浅沟槽隔离结构40形成于所述第一阱区11内并位于所述pmos管30与所述第一掺杂区21及所述第二掺杂区22之间，及形成于所述第二阱区12内并位于所述第四掺杂区24与所述第一掺杂区21及所述第三掺杂区23之间。
49.进一步地，本实施例中，所述浅沟槽隔离结构40还形成于所述第一阱区11内并位于所述第二掺杂区22远离所述pmos管30的一侧，及形成于所述第二阱区12内并位于所述第三掺杂区23远离所述第四掺杂区24的一侧。
50.本实施例的所述静电保护结构的具体制备方法包括：提供一半导体衬底10，并于所述半导体衬底10内形成所述浅沟槽隔离结构40(如图1所示)；通过离子注入工艺形成所述第一阱区11及所述第二阱区12(如图2所示)；于所述第一阱区11的表面形成所述pmos管30的第一栅极31(如图3所示)；通过离子注入工艺形成所述第一ldd区34(如图4所示)；通过离子注入工艺形成所述pmos管30的第一源区33及第一漏区32，并于所述第二阱区12表层中形成所述第三掺杂区23(如图5所示)；通过离子注入工艺于所述第一阱区11与所述第二阱区12的交界处形成所述第一掺杂区21，于所述第一阱区11的表层中形成第二掺杂区22，及
于所述第二阱区12的表层中形成所述第四掺杂区24(如图6所示)；于上述步骤所形成器件结构的表面形成所述金属连接层，所述金属连接层用于实现所述pmos管30的所述第一源区33及所述第二掺杂区22与所述第一电压vdd的连接，所述pmos管30的所述第一栅极31、所述第一漏区32与所述第一掺杂区21之间的短接，以及所述第四掺杂区24及所述第三掺杂区23与所述第二电压vss的连接。
51.本实施例中，于所述第一阱区11(n阱)嵌入一个pmos管30，并将所述pmos管30的第一源区33与第一电压(vdd)短接，将其所述第一栅极31、所述第一漏区32与所述第一掺杂区21短接。当所述esd电压施加到vdd端时，会出现以下几种状态：
52.1)esd电压较小时，所述第一源区33\所述第一阱区11(nw)\所述第一掺杂区21\所述第二阱区12(pw)\所述第四掺杂区24为反偏，器件中仅有微小的反偏漏电流；
53.2)esd增加至所述第一掺杂区21与所述第二阱区12(pw)的击穿电压时，发生雪崩击穿，器件内部电流瞬间增大。当所述第一阱区11(nw)中的导通压降vgs大于内部pmos管30的开启电压(vth)时，所述pmos管30导通，电流由沟道、pmos管30的所述第一漏区32、金属连线、所述第一掺杂区21流入所述第二阱区12(pw)(如图7所示虚线所示电流方向)，其中，导通压降等效为vgs＝i*(r
nw1
r
nw2
)，i表示器件内部电流。
54.3)esd电压继续增大，由于所述第二阱区12(pw)寄生电阻r
pw1
、r
pw2
的存在，其导通压差很容易超过寄生的npn管q2及npn管q3的基极与发射极之间0.7v的电压差，因此，q2、q3打开，同理，所述第一阱区11(nw)中寄生的pnp管q1也会打开，从而形成完整的pnpn scr泄流通道(如图7所示实线所示电流方向)。
55.所述pmos的两个作用：可降低导通电阻，所述pmos管开启后，部分电流会由pmos管的第一漏区、金属连线、第一掺杂区流入第二阱区(pw)进入第二电压(vss)，相比第一阱区(nw)、第一掺杂区、第二阱区(pw)到第二电压(vss)，导通电阻要小很多；提高维持电压，pmos管开启后，旁路掉pnp管q1(pmos管的第一源区、第一阱区及第二阱区)的基区电流，相当于降低基区输运效率，进而降低pnp管q1的电流增益，提高scr的维持电压。
56.实施例二
57.具体的，形成于所述第一掺杂区21与所述第三掺杂区23之间的所述mos管为nmos管50。
58.本实施例中，所述nmos管50的栅极为第二栅极51，所述nmos管50的漏区为第二漏区52，所述nmos管50的源区为第二源区53，所述第二栅极51及所述第二漏区52通过形成于所述半导体衬底10表面的金属连接层实现短接，所述第二源区53通过金属连接层连接至所述第二电压vss。此时，所述ldd区为第二ldd区54，且其离子掺杂类型为n型，用于提高所述nmos管50的可靠性。
59.具体的，所述第一阱区11为n阱，所述第二阱区12为p阱；所述第一掺杂区21及所述第三掺杂区23的离子掺杂类型相同，均为p型；所述第二掺杂区22的离子掺杂类型为n型。
60.具体的，所述结构还包括第五掺杂区25，形成于第一阱区11的表层中，且位于所述第一掺杂区21与所述第二掺杂区22之间，并连接至所述第一电压vdd。
61.具体的，所述第五掺杂区25的离子掺杂类型为p型。
62.本实施例的所述静电保护结构的具体制备方法包括：提供一半导体衬底10，并于所述半导体衬底10内形成所述浅沟槽隔离结构40；通过离子注入工艺形成所述第一阱区11
及所述第二阱区12；于所述第一阱区11的表面形成所述nmos管50的第二栅极51；通过离子注入工艺形成所述第二ldd区54；通过离子注入工艺形成所述nmos管50的第二源区53及第二漏区52，并于所述第一阱区11表层中形成所述第二掺杂区22；通过离子注入工艺于所述第一阱区11与所述第二阱区12的交界处形成所述第一掺杂区21，并于所述第一阱区11的表层中形成第五掺杂区25，及于所述第二阱区12的表层中形成所述第三掺杂区23；于上述步骤所形成器件结构的表面形成所述金属连接层，所述金属连接层用于实现所述nmos管50的所述第一源区33及所述第三掺杂区23与所述第一电压vss的连接，所述nmos管50的所述第二栅极51、所述第二漏区52及所述第一掺杂区21之间的短接，以及所述第五掺杂区25及所述第二掺杂区22与所述第一电压vdd的连接。
63.本实施例中，于所述第二阱区12(p阱)嵌入一个nmos管50，并将所述nmos管50的第二源区53与第二电压(vss)短接，将其第二栅极51、第二漏区52及所述第一掺杂区21短接。当所述esd电压施加到vdd端时，会出现以下几种状态：
64.1)esd电压较小时，第五掺杂区25\第一阱区11(nw)\第一掺杂区21\第二阱区12(pw)\第二源区53为反偏，器件中仅有微小的反偏漏电流；
65.2)esd增加所述第一掺杂区21与所述第二阱区12(pw)的击穿电压时，发生雪崩击穿，器件内部电流瞬间增大。当所述第二阱区12(pw)中的导通压降vgs大于内部nmos管50的开启电压(vth)时，所述nmos管50导通，电流由所述第一掺杂区21、金属连线、nmos管50的第二漏区52、沟道流入所述nmos管50的第二源区53(如图9中虚线所示电流方向)。
66.3)esd电压继续增大，由于所述第二阱区12(pw)寄生电阻r
pw1
、r
pw2
的存在，其导通压差很容易超过寄生的npn管q2及npn管q3的基极与发射极之间0.7v的电压差，因此，q2、q3打开，同理，第一阱区11(nw)中寄生的pnp管q1也会打开，从而形成完整的pnpn scr泄流通道(如图9中实线所示电流方向)。
67.所述nmos的两个作用：可降低导通电阻，所述nmos管开启后，部分电流会由nmos管的第一掺杂区、金属连线、第二漏区、沟道流入所述nmos管的第二源区，相比第一阱区(nw)、第一掺杂区、第二阱区(pw)到第二电压(vss)，导通电阻要小很多；提高维持电压，nmos管开启后，旁路掉npn管q2(nmos管的第二源区、第一阱区及第二阱区)的基区电流，相当于降低基区输运效率，进而降低npn管q2的电流增益，提高scr的维持电压。
68.综上所述，本发明的静电保护结构，通过于n型阱区中嵌入pmos管或于p型阱区中嵌入nmos管，可有效降低器件结构的导通电阻，提高维持电压，以避免发生闩锁效应。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
69.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。