半导体装置和其制造方法与流程

半导体装置和其制造方法
本技术是2020年11月30日提交的题为“半导体装置及其制造方法”的中国专利申请202080003533.9的分案申请。
技术领域
1.本公开涉及一种半导体装置，具体涉及一种包含高电子迁移率晶体管(hemt)的半导体装置。


背景技术：

2.包含直接带隙的半导体组件，例如，包含iii-v材料或iii-v化合物的半导体元件，由于其特性，可以在各种条件或环境(例如，不同的电压或频率)下工作。
3.前述半导体组件可包含hemt，异质结双极晶体管(hbt)，异质结场效应晶体管(hfet)或调制掺杂场效应晶体管(modfet)。


技术实现要素：

4.根据本揭露内容的一个方面，半导体装置包括第一氮化物半导体层、第二氮化物半导体层、欧姆接触以及间隔件。第二氮化物半导体层设置在所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙。欧姆接触设置在所述第一氮化物半导体层上。间隔件与所述欧姆接触的侧壁相邻设置，其中所述欧姆接触的所述侧壁具有相对粗糙的表面。
5.根据本揭露内容的一个方面，半导体装置结构包括第一氮化物半导体层、第二氮化物半导体层、欧姆接触、第一钝化层、第二钝化层。第二氮化物半导体层设置在所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙。欧姆接触设置在所述第一氮化物半导体层上。第一钝化层设置在所述第二氮化物半导体层上。第二钝化层设置在所述欧姆接触和所述第一钝化层上，其中所述欧姆接触具有位在所述第一钝化层与所述第二钝化层之间的侧壁，且所述侧壁具有相对粗糙的表面。
6.根据本揭露内容的一个方面，一种制造半导体装置的方法包括以下步骤。提供半导体堆叠，所述半导体堆叠包括基板，所述基板上的第一氮化物半导体层和所述第一氮化物半导体层上的第二氮化物半导体层，其中所述第二氮化物半导体层具有大于所述第一氮化物半导体层的带隙的带隙。在所述第一氮化物半导体层上形成第一欧姆接触。形成附接到所述第一接触的侧壁的间隔件。在形成所述间隔件之后执行退火，使得所述第一欧姆接触的轮廓由于退火操作而改变，且使得所述第一欧姆接触的侧壁具有相对粗糙的表面。在形成所述间隔件之后形成第二欧姆接触。
附图说明
7.从以下参考附图进行的详细描述中，本公开的各方面将变得容易理解。应当注意，各种特征可不按比例绘制。实际上，为了清楚描述的目的，可以任意增加或减小各种特征的
尺寸。
8.图1a是根据本公开的一些实施例的半导体装置的侧视图；
9.图1b是根据本公开的一些实施例的半导体结构的放大侧视图；
10.图1c是根据本公开的一些实施例的半导体结构的放大侧视图；
11.图1d是根据本公开的一些实施例的半导体结构的放大侧视图；
12.图2a、图2b、图2c、图2d、图2e、图2f和图2g示出了根据本公开的一些实施
13.例的用于制造半导体装置的若干操作；
14.图3a、图3b、图3c、图3d、图3e和图3f示出了根据本公开的一些实施例的用
15.于制造半导体装置的若干操作；
16.图4a是根据本公开的一些实施例的半导体装置的侧视图；
17.图4b是根据本公开的一些实施例的半导体结构的放大侧视图；以及
18.图5a、图5b、图5c、图5d、图5e和图5f示出了根据本公开的一些实施例的用
19.于制造半导体装置的若干操作。
具体实施方式
20.以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或实例。下面描述组件和布置的具体实例。当然，这些描述仅仅是实例，而不是限制性的。在本公开中，在以下描述中，对形成在第二特征上或上方的第一特征的描述可包含其中第一特征和第二特征形成为直接接触的实施例，且可进一步包含其中可在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征不直接接触的实施例。另外，在本公开中，参考数字和/或字母可以在实例中重复。这种重复是为了简化和清楚的目的，并不表示所描述的各种实施例和/或配置之间的关系。
21.下面详细描述本公开的实施例。然而，应了解，可在多个特定环境中实施由本公开提供的许多适用概念。所描述的具体实施例仅是说明性的，并不限制本公开的范围。
22.例如iii-v化合物的直接带隙材料可以包含但不限于例如砷化镓(gaas)，磷化铟(inp)，氮化镓(gan)，砷化铟镓(ingaas)，砷化铟铝(inalas)等。
23.图1a是根据本公开的一些实施例的半导体装置1的侧视图。
24.如图1a所示，半导体装置1可包含基板10、半导体层12、半导体层14、导电结
25.构16、间隔件18、钝化层22、另一钝化层24、又一钝化层25和导电结构16。
26.基板10可以包含例如但不限于硅(si)，掺杂硅(掺杂si)，碳化硅(sic)，硅化锗(sige)，砷化镓(gaas)或其它合适的材料。例如，在一些实施例中，基板10可以包含本征半导体材料。例如，在一些其它实施例中，基板10可以包含p-型半导体材料。例如，在一些其它实施例中，基板10可包含掺杂有硼(b)的硅层。例如，在一些其它实施例中，基板10可以包含掺杂有镓(ga)的硅层。例如，在一些其它实施例中，基板10可以包含n-型半导体材料。例如，在一些其它实施例中，基板10可以包含掺杂有砷(as)的硅层。例如，在一些其它实施例中，基板10可以包含掺杂有磷(p)的硅层。
27.半导体层12可以设置在基板10上。半导体层12可以包含iii-v材料。半导体层12可以是氮化物半导体层。半导体层12可以包含例如但不限于iii族氮化物。半导体层12可以包含例如但不限于gan。半导体层12可以包含例如但不限于aln。半导体层12可以包含例如但
不限于inn。半导体层12可以包含例如但不限于化合物in
x
alyga
1-x-y
n，其中x y≤1。半导体层12可以包含例如但不限于化合物alyga
(1-y)
n，其中y≤1。
28.缓冲层或成核层(图1a中未示出)可以形成或设置在基板10和半导体层12之间。缓冲层可以包含氮化物。在一些实施例中，缓冲层可以包含例如但不限于氮化铝(aln)或其它合适的材料。在一些其它实施例中，缓冲层可以包含例如但不限于氮化铝镓(algan)或其它合适的材料。缓冲层可以包含多层结构。缓冲层可以包含两个或更多个材料的循环堆叠的超晶格结构。缓冲层可以包含单层结构。
29.半导体层14可以设置在半导体层12上。半导体层14可以包含iii-v材料。半导体层14可以是氮化物半导体层。半导体层14可以包含例如但不限于iii族氮化物。半导体层14可以包含例如但不限于化合物alyga
(1-y)
n，其中y≤1。半导体层14可以包含例如但不限于gan。半导体层14可以包含例如但不限于aln。半导体层14可以包含例如但不限于inn。半导体层14可以包含例如但不限于化合物in
x
alyga
1-x-y
n，其中x y≤1。异质结可以形成在半导体层14和半导体层12之间。半导体层14可以具有大于半导体层12的带隙的带隙。例如，半导体层14可以包含具有约4ev带隙的algan，并且半导体层12可以包含具有约3.4ev带隙的gan。
30.在半导体装置1中，半导体层12可以用作沟道层。在半导体装置1中，半导体层12可以用作设置在基板10上的沟道层。在半导体装置1中，半导体层14可以用作阻挡层。在半导体装置1中，半导体层14可以用作设置在半导体层12上的阻挡层。
31.在半导体装置1中，半导体层12的带隙可小于半导体层14的带隙以在半导体层12中形成二维电子气(2deg)。在半导体装置1中，半导体层12的带隙可以小于半导体层14的带隙以在半导体层12中形成2deg，并且2deg靠近或邻近半导体层14和半导体层12之间的界面(或边界)。在半导体装置1中，半导体层14的带隙可大于半导体层12的带隙以在半导体层12中形成2deg。在半导体装置1中，半导体层14的带隙可以大于半导体层12的带隙以在半导体层12中形成2deg，并且2deg靠近或邻近半导体层14和半导体层12之间的界面(或边界)。
32.导电结构16可以设置在半导体层12上。导电结构16可以被半导体层14包围。导电结构16可以被间隔件18包围。导电结构16可以被钝化层22包围。导电结构16可以被钝化层24包围。导电结构16可以包含导电材料。导电结构16可以包含半导体材料。导电结构16可以包含金属。导电结构16可以包含例如但不限于al、ti和si或其它合适的材料。
33.在半导体装置1中，导电结构16可以用作例如但不限于漏极导体。在半导体装置1中，导电结构16可以用作例如但不限于源极导体。在半导体装置1中，导电结构16可以具有用于漏极导体的欧姆接触。在半导体装置1中，导电结构16可以具有用于源极导体的欧姆接触。
34.间隔件18可位于半导体层14上。间隔件18可以设置在钝化层22上。间隔件18位于钝化层22上。间隔件18可与钝化层22直接接触。间隔件18可以覆盖导电结构16的侧壁(图1a中未示出)。间隔件18可覆盖导电结构16的两个侧壁(图1a中未示出)。间隔件18可以包围导电结构16。间隔件18可以围封导电结构16。间隔件18可以与导电结构16的侧壁直接接触(图1a中未示出)。间隔件18可以与导电结构16的两个侧壁直接接触(图1a中未示出)。间隔件18可包含介电材料。间隔件18可包含绝缘材料。间隔件18可包含氮化物。间隔件18可包含，例如，但不限于，氮化硅(si3n4)或其它合适的材料。间隔件18可以包含氧化物。间隔件18可包含(但不限于)氧化硅(sio2)或其它合适的材料。间隔件18可以电隔离导电结构16。间隔件
18可以是耐热的。间隔件18可承受600℃以上的温度。间隔件18可承受800℃以上的温度。间隔件18可承受1000℃以上的温度。
35.钝化层22可以设置在半导体层14上。钝化层22可以包围导电结构16。钝化层22可以具有被导电结构16覆盖的部分。钝化层22可以包围导电结构26。钝化层22可以具有在导电结构26下面的部分。钝化层22可包含介电材料。钝化层22可以包含氮化物。钝化层22可以包含例如但不限于氮化硅(si3n4)或其它合适的材料。钝化层22可以包含氧化物。钝化层22可以包含，例如，但不限于，氧化硅(sio2)或其它合适的材料。钝化层22可以电隔离导电结构16。钝化层22可以电隔离导电结构26。
36.钝化层24可以设置在钝化层22上。钝化层24可以包围导电结构16。钝化层24可以覆盖导电结构16。钝化层24可包围间隔件18。钝化层24可与间隔件18直接接触。钝化层24可覆盖间隔件18。钝化层24可以包围导电结构26。钝化层24可以具有被导电结构26覆盖的部分。钝化层24可包含介电材料。钝化层24可以包含氮化物。钝化层24可以包含例如但不限于氮化硅(si3n4)或其它合适的材料。钝化层24可以包含氧化物。钝化层24可以包含，例如，但不限于，氧化硅(sio2)或其它合适的材料。钝化层24可以电隔离导电结构16。钝化层24可以电隔离导电结构26。
37.导电结构26可以设置在半导体层14上。导电结构26可以包含金属。导电结构26可以包含，例如，但不限于，金(au)，铂(pt)，钛(ti)，钯(pd)，镍(ni)，钨(w)或其它合适的材料。导电结构26可以包含金属化合物。导电结构26可以包含，例如，但不限于，氮化钛(tin)或其它合适的材料。
38.钝化层25可以设置在钝化层24上。钝化层25可以设置在导电结构26上。钝化层25可以覆盖钝化层24。钝化层25可以覆盖导电结构26。钝化层25可以与钝化层24直接接触。钝化层25可包含介电材料。钝化层25可以包含氮化物。钝化层25可以包含例如但不限于氮化硅(si3n4)或其它合适的材料。钝化层25可以包含氧化物。钝化层25可以包含，例如，但不限于，氧化硅(sio2)或其它合适的材料。钝化层25可以电隔离导电结构26。
39.钝化层25可以具有与钝化层24相同的材料。钝化层25和钝化层24可以具有相同的材料。在钝化层25和钝化层24具有相同材料的情况下，在钝化层25和钝化层24之间观察不到界面。在钝化层25和钝化层24具有相同材料的情况下，钝化层25和钝化层24可以被视为单个钝化层。
40.钝化层25可以具有与钝化层24不同的材料。钝化层25和钝化层24可以具有不同的材料。在钝化层25和钝化层24具有不同材料的情况下，可观察到钝化层25和钝化层24之间的界面。在钝化层25和钝化层24具有不同材料的情况下，可以观察到钝化层24朝向钝化层25的凸面。
41.在半导体装置1中，导电结构26可以用作栅极导体。在半导体装置1中，导电结构26可以被配置为控制半导体层12中的2deg。在半导体装置1中，可以向导电结构26施加电压以控制半导体层12中的2deg。在半导体装置1中，可以向导电结构26施加电压以控制半导体层12中和导电结构26下面的2deg。在半导体装置1中，可以对导电结构26施加电压以控制导电结构16之间的连接或断开。
42.在一些其它实施例中，半导体装置1可以进一步包含在半导体层14和导电结构26之间的掺杂半导体层(图1a中未示出)。掺杂半导体层可以包含掺杂的iii-v材料。掺杂半导
体层可以包含p-型iii-v材料。掺杂半导体层可以包含例如但不限于p-型iii氮化物。掺杂半导体层可以包含例如但不限于p-型gan。掺杂半导体层可以实现增强型半导体装置。
43.在一些实施例中，导电结构16可用作半导体装置1的源极导体或漏极导体，并且导电结构26可用作半导体装置1的栅极导体。尽管在图1a中可用作栅极导体的导电结构26位于可用作源极导体和漏极导体的导电结构16之间，但是在本公开的其它实施例中，可根据设计要求不同地设置导电结构26和导电结构16。
44.图1b是根据本公开的一些实施例的如图1a中所示的虚线矩形a的结构的放大视图。
45.如图1b所示，半导体层14、导电结构16、间隔件18、钝化层22和钝化层24可以包含在虚线矩形a中。
46.参考图1b，导电结构16可以具有侧壁161。侧壁161可具有相对粗糙的表面。侧壁161可邻近间隔件18。侧壁161可以邻近间隔件18的表面182。表面182相对垂直于钝化层22。换句话说，表面182和钝化层22的表面221可以形成大致直角。侧壁161可以紧邻钝化层22。侧壁161可以紧邻钝化层22的表面221。侧壁161可以紧邻钝化层24。
47.隔离件18可具有表面181和表面182。表面181可以具有相对光滑的表面。表面181可以具有凸面。表面181可以具有朝向钝化层24的凸面。表面182可以具有相对光滑的表面。表面182可以具有相对平坦的表面。表面182可以具有相对均匀的表面。表面182可以与导电结构16相邻。表面182可以邻近导电结构16的侧壁161。表面182可以与钝化层22紧邻。表面182可以紧邻钝化层22的表面221。表面182可以与钝化层24紧邻。
48.空隙(或空间)20可以由导电结构16和间隔件18限定。空隙20也可称为空区域。空隙20可以被限定在导电结构16的侧壁161和间隔件18的表面182之间。空隙20可以被限定在导电结构16的相对粗糙的侧壁161和间隔件18的相对光滑的表面182之间。
49.空隙20可以由导电结构16、间隔件18和钝化层22限定。空隙20可以限定在导电结构16的侧壁161，间隔件18的表面182和钝化层22的表面221之间。空隙20可以被限定在导电结构16的相对粗糙的侧壁161、间隔件18的相对光滑的表面182和钝化层22的相对光滑的表面221之间。
50.钝化层22可以具有表面221。表面221可以具有相对光滑的表面。表面221可以与导电结构16直接接触。表面221可与间隔件18直接接触。表面221可以与钝化层24直接接触。表面221、表面181和侧壁161可以限定空隙20。
51.钝化层24可设置在钝化层22、间隔件18和导电结构16上。钝化层24可以具有不同于间隔件18的材料。例如，钝化层24可以具有氧化硅，并且间隔件18可以具有氮化硅。钝化层24可以具有与钝化层22不同的材料。钝化层24可以共形地覆盖间隔件18。钝化层24可以具有表面241。表面241可以具有相对光滑的表面。表面241可以具有凸面。表面241可由于间隔件18的应用而具有凸面。表面241可具有类似于表面181的凸面。表面241可以具有与表面181共形的凸面。
52.图1c是根据本公开的一些其它实施例的如图1a所示的虚线矩形a中的结构的放大视图。
53.如图1c所示，半导体层14、导电结构16、间隔件18、钝化层22和钝化层24可以包含在虚线矩形a中。除了图1c中的钝化层24和间隔件18具有相同的材料之外，图1c中所示的结
构类似于图1b中所示的结构。例如，钝化层24和间隔件18可以具有氮化硅。当钝化层24和间隔件18具有相同的材料时，它们可以被视为一个单层。当钝化层24和间隔件18具有相同的电介质材料时，它们可以被认为是单个钝化层。
54.空隙20可以由导电结构16和钝化层24以及间隔件18限定。还参考图1c，空隙20可以由导电结构16，钝化层24以及间隔件18和钝化层22限定。
55.长度t1可以由导电结构16和钝化层24限定。长度t1可以由导电结构16的侧壁161和钝化层24的表面241限定。长度t2可以由导电结构16和钝化层24限定。长度t2可以由导电结构16的侧壁161和钝化层24的表面241限定。
56.长度t1可以不同于长度t2。长度t1可以短于长度t2。由于间隔件18的应用，长度t1可以比长度t2短。长度t1可以短于长度t2，因为间隔件18具有凸形轮廓。长度t1可短于长度t2，因为间隔件18具有凸形轮廓且钝化层24共形地覆盖间隔件18。
57.图1d是根据本公开的一些其它实施例的如图1a所示的虚线矩形a中的结构的放大视图。
58.如图1d所示，半导体层14、导电结构16、间隔件18、钝化层22和钝化层24可以包含在虚线矩形a中。除了导电结构16和间隔件18之间的空隙被消除之外，图1d所示的结构类似于图1b所示的结构。
59.表面182可以具有相对粗糙的表面。表面182可以具有相对不规则的表面。表面182可以具有相对不平坦的表面。表面182可以与导电结构16相邻。表面182可以邻近导电结构16的侧壁161。表面182可以与导电结构16的侧壁161接触。表面182可以与导电结构16的侧壁161连续接触。表面182可以与导电结构16的侧壁161连续接触，使得其间不存在空隙。表面182可大体上与侧壁161重叠。表面182可大体上与侧壁161重叠，使得其间不存在空隙。表面182和侧壁161可一起形成间隔件18和导电结构16之间的界面或边界。
60.图2a、图2b、图2c、图2d、图2e、图2f和图2g示出了根据本公开的一些实施例的用于制造半导体装置的若干操作。
61.参考图2a，提供了基板10。在一些实施例中，基板10可以包含硅基板。在一些实施例中，基板10可以是本征硅基板。在一些实施例中，基板10可以掺杂有掺杂剂。在一些实施例中，基板10可以包含p-型半导体基板。在一些实施例中，基板10可以掺杂有硼(b)和镓(ga)中的至少一种以形成p-型半导体基板。在一些实施例中，基板10可以包含n-型半导体基板。在一些实施例中，基板10可以掺杂有磷(p)和砷(as)中的至少一种，以形成n-型半导体基板。
62.在一些实施例中，半导体层12设置在基板10上。在一些实施例中，半导体层12可通过化学气相沉积(cvd)和/或另一合适的沉积步骤形成。在一些实施例中，半导体层12可以通过cvd和/或另一合适的沉积步骤形成在基板10上。在一些实施例中，可以在基板10和半导体层12之间设置缓冲层。缓冲层可以通过cvd和/或另一合适的沉积步骤形成。
63.在一些实施例中，半导体层14设置在半导体层12上。在一些实施例中，半导体层14可通过cvd和/或另一合适的沉积步骤形成。在一些实施例中，半导体层14可通过cvd和/或另一合适的沉积步骤形成在半导体层12上。应注意，半导体层14可在形成半导体层12之后形成。当半导体层14设置在半导体层12上时，可以形成异质结。半导体层14的带隙可大于半导体层12的带隙。由于在半导体层14和半导体层12之间形成的异质结的极化现象，可以在
半导体层12中形成2deg。由于在半导体层14和半导体层12之间形成的异质结的极化现象，2deg可以形成在半导体层12中并靠近半导体层12和半导体层14之间的界面。
64.在一些实施例中，钝化层22设置在半导体层14上。在一些实施例中，可以通过沉积步骤形成钝化层22。在一些实施例中，钝化层22可通过cvd和/或另一合适的沉积步骤形成在半导体层14上。
65.参考图2b，导电结构16设置在钝化层22上。导电结构16可以设置在半导体层12上。导电结构16可以通过蚀刻半导体层14的一部分而被半导体层14包围。导电结构16可以通过蚀刻钝化层22的一部分而被钝化层22包围。在一些实施例中，导电层16可通过cvd和/或另一合适的沉积步骤形成。在一些实施例中，导电结构16可以通过cvd和/或另一合适的沉积步骤和图案化形成在钝化层22上。
66.参照图2c，形成间隔件18。在一些实施例中，间隔件18可设置在钝化层22上。在一些实施例中，间隔件18可邻近导电结构16设置。在一些实施例中，间隔件18可通过cvd和/或另一合适的沉积步骤形成。在一些实施例中，间隔件18可通过cvd和/或另一合适的沉积步骤形成于钝化层22上。间隔件18可形成为具有表面181。间隔件18可图案化以具有表面181。应该注意，表面181可以具有凸面。
67.参考图2d，可以在如图2c所示的结构上执行热处理或热操作。热操作可以包含，例如但不限于，退火技术(例如，快速热退火(rta)技术)或其它合适的技术。在一些实施例中，热操作可以在从大约600℃到大约800℃的温度范围内进行。
68.在一些其它实施例中，热操作可以在从大约650℃到大约750℃的温度范围内进行。在一些其它实施例中，热操作可以在约700℃下进行。在一些实施例中，热操作可持续约10秒至约50秒的持续时间。在一些其他实施例中，热操作可以持续大约20秒至40秒的持续时间。在一些其它实施例中，热操作可以执行大约30秒。
69.还参考图2d，改变了导电结构16的轮廓。在一些实施例中，导电结构16的轮廓可由于退火操作而改变。由于退火操作，导电结构16可以具有相对粗糙的侧壁161。间隔件18可不受退火操作的影响。即使执行退火操作，间隔件18也可具有相对光滑的表面181。即使执行退火操作，间隔件18也可具有相对光滑的表面182。间隔件18的轮廓可不受退火操作的影响。应当注意，即使执行退火操作，间隔件18的表面181也可以是凸起的。还参考图2d，形成空隙20。空隙20可以由于退火操作而形成。空隙20可以由间隔件18和导电结构16限定。空隙20可以由间隔件18的表面182和导电结构16的侧壁161限定。空隙20可以被间隔件18的表面182和导电结构16的侧壁161环绕。空隙20可以被间隔件18的相对光滑的表面182和导电结构16的相对粗糙的侧壁161环绕。空隙20可以由间隔件18的表面182和导电结构16的侧壁161围封。空隙20可以被间隔件18的相对光滑的表面182和导电结构16的相对粗糙的侧壁161围封。空隙20可以被间隔件18的表面182和导电结构16的侧壁161包围。空隙20可以被间隔件18的相对光滑的表面182和导电结构16的相对粗糙的侧壁161包围。在一些实施例中，空隙20可以由钝化层22、间隔件18和导电结构16限定。空隙20可以由钝化层22、间隔件18的表面182和导电结构16的侧壁161限定。空隙20可以被钝化层22、间隔件18的表面182和导电结构16的侧壁161环绕。空隙20可以被钝化层22、间隔件18的相对光滑的表面182和导电结构16的相对粗糙的侧壁161环绕。空隙20可以被钝化层22、间隔件18的表面182和导电结构16的侧壁161围封。空隙20可以被钝化层22、间隔件18的相对光滑的表面182和导电结构16
的相对粗糙的侧壁161围封。空隙20可以被钝化层22、间隔件18的表面182和导电结构16的侧壁161包围。空隙20可以被钝化层22、间隔件18的相对光滑的表面182和导电结构16的相对粗糙的侧壁161包围。
70.参考图2e，形成钝化层24。钝化层24可以通过cvd和/或另一合适的沉积步骤形成。钝化层24可以设置在钝化层22上。钝化层24可以设置在间隔件18上。钝化层24可以设置在导电结构16上。钝化层24可以共形地覆盖钝化层22。钝化层24可以共形地覆盖间隔件18。钝化层24可以共形地覆盖导电结构16。钝化层24可以形成为具有表面241。表面241可以具有相对光滑的表面。表面241可以具有凸面。表面241可以具有类似于表面181的凸面。
71.参照图2f，形成导电层26'。导电层26'可设置在钝化层24上。导电层26'可以设置在半导体层14上。导电层26'可以通过蚀刻钝化层22的一部分而被钝化层22包围。在一些实施例中，导电层26'可通过cvd和/或另一合适的沉积步骤形成。在一些实施例中，导电层26'可通过cvd和/或另一合适的沉积步骤形成于钝化层24上。
72.参照图2g，形成导电结构26。导电结构26可以被图案化。可通过蚀刻图2f中所示的导电层26'的一部分来图案化导电结构26。应当注意，当形成导电结构26时，在表面241上不会留下残留物。当形成导电结构26时，在凸面241上不会留下残留物。来自图2f所示的导电层26'的残留物不会留在表面241上。应当注意，当形成导电结构26时，没有残留物可以附接到表面241。当形成导电结构26时，没有残留物附接到凸面241。来自图2f所示的导电层26'的残留物不能附接到表面241。表面241可以在图案化导电结构26之后清洁。
73.随着半导体装置按比例缩小，诸如在制造期间不能完全去除的残留物的缺陷可能影响半导体装置的电性能。这种缺陷应该防止。由于间隔件18可在制造期间耐受退火工艺的温度，所以间隔件18的轮廓可不改变。由于间隔件18的轮廓不受退火工艺的影响，因此可以执行以下工艺，例如钝化层形成，使得钝化层24可以共形地覆盖间隔件18，并且钝化层24和间隔件18都不会凹陷到导电结构16的侧壁中。由于间隔件18的轮廓不受退火工艺影响，因此可在不留下邻近导电结构16的侧壁的残留物的情况下执行例如栅极导体形成和场板形成的后续工艺。换句话说，当蚀刻过量材料以形成导电结构26时，由于钝化层24在导电结构16的侧壁附近具有凹面，因此在钝化层24上不会留下残留物。
74.图3a、图3b、图3c、图3d、图3e和图3f示出了根据本公开的某些其它实施例的用于制造半导体装置的若干操作。
75.参考图3a，提供了包含基板10、半导体层12、半导体层14、钝化层22和导电结构16的结构(图3a中未示出)。该结构可以与参照图2b图示和描述的结构相同或相似，并且可以通过参照图2a和图2b图示和描述的操作来制造。
76.参考图3b，可以在图3a所示的结构上进行热处理或热操作。热操作可包含例如但不限于退火技术(例如rta技术)或其它合适的技术。
77.在一些实施例中，热操作可以在从大约600℃到大约800℃的温度范围内进行。在一些其它实施例中，热操作可以在从大约650℃到大约750℃的温度范围内进行。在一些其它实施例中，热操作可以在约700℃下进行。在一些实施例中，热操作可持续约10秒至约50秒的持续时间。在一些其他实施例中，热操作可以持续大约20秒至40秒的持续时间。在一些其它实施例中，热操作可以执行大约30秒。
78.热操作或热处理可以改变导电结构16。如图3b所示，通过热操作改变导电结构16
的轮廓。在热操作之后，导电结构16的侧壁可以收缩以形成不平坦表面161。由于热操作，导电结构16可以具有相对粗糙的侧壁161。
79.参照图3c，形成间隔件18。间隔件18可以设置在钝化层22上。间隔件18可邻近导电结构16设置。
80.间隔件18可通过例如但不限于cvd或其它合适的技术形成。间隔件18可形成为具有表面181。间隔件18可经图案化以具有曲面181。表面181可以具有凸面。
81.间隔件18可以与导电结构16的侧壁161接触。间隔件18可以大体上与导电结构16的侧壁161接触。间隔件18可以直接与导电结构16的侧壁161接触。间隔件18可以与导电结构16的侧壁161连续接触。间隔件18可以与导电结构16的侧壁161接合。间隔件18和导电结构16的侧壁161可以紧密接合。间隔件18可以形成为紧密配合在导电结构16的不平坦侧壁161中。间隔件18可以形成为匹配导电结构16的不平坦侧壁161。
82.在图3d、图3e和图3f中执行的操作可以与参考图2e、图2f和图2g说明和描述的操作相同或相似。
83.应当注意，当形成导电结构26时，在表面241上不会留下残留物。当形成导电结构26时，在凸面241上不会留下残留物。来自图3e所示的导电层26'的残留物不会留在表面241上。应当注意，当形成导电结构26时，没有残留物可以附接到表面241。当形成导电结构26时，没有残留物附接到凸面241。来自图3e所示的导电层26'的残留物不能附接到表面241。表面241可以在图案化导电结构26之后清洁。
84.图4a是根据本公开的一些实施例的半导体装置2的侧视图。
85.如图4a所示，半导体装置2类似于图1a所示的半导体装置1，但不同之处在于图4a所示的半导体装置2不包含任何间隔件。半导体装置2可以不具有任何与导电结构16相邻的间隔件。根据本公开的一些实施例的图4a中的虚线矩形b中的详细结构在图4b中图示。
86.图4b是根据本公开的一些实施例的如图4a中所示的虚线矩形b的结构的放大视图。
87.如图4b所示，钝化层24可以设置在钝化层22上。钝化层24可以设置在导电结构16上。钝化层24可以覆盖导电结构16。钝化层24可以具有表面242。表面242可以具有相对粗糙的表面。表面242可以具有不平坦的表面。表面242可以具有不平坦的表面，因为导电结构16的侧壁161具有相对粗糙的表面。表面242可以具有不平坦的表面。表面242可具有不平坦的表面，因为导电结构16的侧壁161具有相对粗糙的表面且钝化层24共形地覆盖导电结构16的侧壁161。
88.参照图4b，残留物28设置在表面242上。残留物28可以留在表面242上。残留物28可以附接到表面242。残留物28可以具有与图4a所示的导电结构26相同的材料。残留物28可源自图4a所示的导电结构26。应注意，残留物28可影响电性能。当半导体装置2按比例缩小时，残留物28可能影响电性能。
89.图5a、图5b、图5c、图5d、图5e和图5f示出了根据本公开的一些实施例的用于制造半导体装置的若干操作。图5a、图5b、图5c、图5d、图5e和图5f描述了用于制造图4a所示的半导体装置2的若干操作。
90.参考图5a，提供基板10、半导体层12、半导体层14和钝化层22。关于图2a的操作的上述说明可应用于图5a。
91.参考图5b，导电结构16设置在钝化层22上。关于图2b的操作的上述说明可应用于图5b。
92.参照图5c，进行热处理。在一些实施例中，可以执行热操作。在一些实施例中，可以执行退火操作。在一些实施例中，可以执行rta。在一些实施例中，退火操作可在约600℃与800℃之间的温度下执行。在一些实施例中，退火操作可在约650℃与750℃之间的温度下执行。在一些实施例中，退火操作可以在约700℃的温度下进行。在一些实施例中，退火操作可以执行大约10秒到50秒之间的持续时间。在一些实施例中，退火操作可以执行大约20秒到40秒之间的持续时间。在一些实施例中，退火操作可执行大约30秒的持续时间。
93.同样参考图5c，导电结构16可能受到退火操作的影响。改变导电结构16的轮廓。在一些实施例中，导电结构16的轮廓可由于退火操作而改变。由于退火操作，导电结构16可以具有相对粗糙的侧壁162。应当注意，在执行退火操作之后，导电结构16的侧壁162可以具有不平坦的表面。
94.参考图5d，形成钝化层24。钝化层24可以通过cvd和/或另一合适的沉积步骤形成。钝化层24可以设置在钝化层22上。钝化层24可以设置在导电结构16上。钝化层24可以共形地覆盖钝化层22。钝化层24可以共形地覆盖导电结构16。钝化层24可以形成为具有表面242。表面242可以具有平坦表面。表面242可具有类似于侧壁162的不平坦表面。
95.参照图5e，形成导电层26'。导电层26'可设置在钝化层24上。导电层26'可以设置在半导体层14上。导电层26'可以通过蚀刻钝化层22的一部分而被钝化层22包围。在一些实施例中，导电层26'可通过cvd和/或另一合适的沉积步骤形成。在一些实施例中，导电层26'可通过cvd和/或另一合适的沉积步骤形成于钝化层24上。
96.参照图5f，形成导电结构26。导电结构26可以被图案化。可通过蚀刻图5e中所示的导电层26'的一部分来图案化导电结构26。残留物28可在蚀刻图5e所示的导电层26'时形成。
97.应当注意，当形成导电结构26时，在表面242上可能留下残留物28。当形成导电结构26时，残留物28可留在不平坦表面242上。来自图5e所示的导电层26'的残留物28可以留在表面242上。应当注意，当形成导电结构26时，残留物28可以附接到表面242。当形成导电结构26时，残留物28可附接到不平坦表面242。来自图5e所示的导电层26'的残留物28可以附接到表面242。
98.如在此所使用的，为了便于描述，诸如“下”、“之下”、“下部分”、“上”、“上部分”、“下部分”、“左侧”、“右侧”等的空间相关术语可以在此用于描述一个组件或特征与另一个组件或特征之间的关系，如图所示。除了图中所示的方位之外，与空间相关的术语旨在涵盖使用或操作中的装置的不同方位。装置可以以其它方式定向(旋转90度或以其它定向)，并且这里使用的空间相关描述符号也可以相应地用于解释。应当理解，当组件“连接”或“耦接”到另一组件时，该组件可以直接连接或耦接到另一组件，或者可以存在中间组件。
99.在此使用的术语“近似”、“基本上”、“大体上”和“大约”用于描述和考虑小的变化。当与事件或情况结合使用时，该术语可以指事件或情况精确发生的情况，以及事件或情况大致发生的情况。如本文所用，关于给定值或范围，术语“约”通常是指在给定值或范围的
±
10％、
±
5％、
±
1％或
±
0.5％的范围内。该范围在本文中可以表示为从一个端点到另一个端点或在两个端点之间。除非另有说明，本公开中公开的所有范围包含端点。术语“大体上
共面”可以指沿同一平面定位的几微米(μm)内的两个表面，例如沿同一平面定位的10μm内、5μm内、1μm内或0.5μm内。当提及“大体上”相同的数值或特性时，该术语可指平均值的
±
10％、
±
5％、
±
1％、或者
±
0.5％内的值。
100.以上简要描述了本公开的几个实施例和细节的特征。在本公开中描述的实施例可以容易地用作设计或修改其它过程和结构的基础，以实现相同或相似的目的和/或获得在本公开的实施例中引入的相同或相似的优点。此些等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下可以进行各种变化、替换和修改。