一种集成电路的外围线路测试方法及装置与流程

1.本技术涉及测试技术领域，尤其涉及一种集成电路的外围线路测试方法及装置。


背景技术：

2.随着电子产品性能要求的提高和芯片制造工艺的进步，电子产品内存的容量不断扩大，动态随机存取存储器(dynamic random access memory，dram)的数量越来越多。由于dram的工作方式为总线形式，其对应的外围线路任一故障，都会造成dram芯片无法工作。如果dram芯片外围线路故障无法检测，会导致大量好的dram芯片被误认为是故障芯片。因此，提高dram外围线路故障的检测准确性，是降低产品成本，提高产品质量的重要因素。如何提高dram外围线路故障检测的准确性是急需解决的技术问题。


技术实现要素：

3.本技术实施例提供了一种集成电路的外围线路测试方法及装置，以实现对外围线路故障的准确检测，保证集成电路工作的稳定性。
4.在本技术实施例的第一方面，提供了一种集成电路的外围线路测试方法，该方法包括：控制器通过外围线路向集成电路发送第一测试信号；所述控制器接收所述集成电路输出的第一测试结果，所述第一测试结果由所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号计算获得的，所述奇偶位信号的信号值由所述控制器确定的；所述控制器根据所述第一测试结果确定所述外围线路的工作状态。
5.在一种具体的实施方式中，所述控制器根据所述第一测试结果确定所述外围线路的工作状态，包括：在所述第一测试结果为第一结果时，所述控制器确定所述第一测试信号中预设电平对应的信号线无故障，所述第一结果用于指示不存在中断告警信号。
6.在一种具体的实施方式中，所述控制器根据所述第一测试结果确定所述外围线路的工作状态，包括：在所述第一测试结果为第二结果时，所述控制器确定所述第一测试信号中预设电平值所对应的信号线存在故障，所述第二结果用于指示存在中断告警信号。
7.在一种具体的实施方式中，所述预设电平值为高电平值。
8.在一种具体的实施方式中，在所述控制器通过外围线路向集成电路发送第一测试信号之前，所述方法还包括：所述控制器通过所述外围线路向所述集成电路发送第二测试信号，并将所述奇偶位信号设置为第一信号值；所述控制器接收所述集成电路输出的第二测试结果，所述第二测试结果由所述集成电路基于奇偶算法对所述第二测试信号以及所述奇偶位信号计算获得的；在所述第二测试结果为不存在中断告警信号时，所述控制器将所述奇偶位信号的信号值设置为第二信号值。
9.在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
10.在一种具体的实施方式中，所述方法还包括：所述控制器通过奇偶位信号线将所述奇偶位信号发送给所述集成电路。
11.在一种具体的实施方式中，在控制器通过外围线路向集成电路发送第一测试信号
之前，所述方法还包括：所述控制器确定是否遍历所述外围线路中的所有信号线；在未遍历所述外围线路中的所有信号线时，所述控制器根据测试规则确定第一测试信号。
12.在一种具体的实施方式中，所述控制器接收所述集成电路输出的第一测试结果，包括：所述控制器通过奇偶位告警信号线接收所述集成电路输出的第一测试结果。
13.在一种具体的实施方式中，所述集成电路为动态随机存取存储器dram。
14.在一种具体的实施方式中，在所述控制器为具有多通道、多槽位和多rank的控制器时，所述方法还包括：所述控制器根据所述通道数、槽位数和rank数依次对每个所述dram进行测试。
15.在一种具体的实施方式中，在控制器通过外围线路向集成电路发送第一测试信号之前，所述方法还包括：所述控制器通过奇偶位使能线向所述集成电路发送使能信号，所述使能信号用于激活所述集成电路中的奇偶运算模块。
16.在本技术实施例第二方面，提供了一种集成电路的外围线路测试方法，所述方法包括：集成电路通过外围线路接收控制器发送的第一测试信号；所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号进行计算获得第一测试结果，所述奇偶位信号的信号值由所述控制器确定；所述集成电路将所述第一测试结果发送给所述控制器，所述第一测试结果将被所述控制器用于确定所述外围线路的工作状态。
17.在一种具体的实施方式中，所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号进行计算获得第一测试结果，包括：在所述第一测试信号和所述奇偶位信号的预设电平信号数量为偶数时，所述集成电路确定所述第一测试结果为第一结果，所述第一结果用于指示不存在中断告警信号。
18.在一种具体的实施方式中，所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号进行计算获得第一测试结果，包括：在所述第一测试信号和所述奇偶位信号的预设电平信号数量为奇数时，所述集成电路确定所述第一测试结果为第二结果，所述第二结果用于指示存在中断告警信号。
19.在一种具体的实施方式中，所述方法还包括：所述集成电路通过奇偶位使能线接收所述控制器发送的使能信号；所述集成电路利用使能信号激活所述奇偶运算模块。
20.在一种具体的实施方式中，在所述集成电路通过外围线路接收控制器发送的第一测试信号之前，所述方法还包括：所述集成电路通过所述外围线路读取所述控制器发送的第二测试信号；所述集成电路基于奇偶算法对所述第二测试信号以及奇偶位信号进行计算获得第二测试结果，所述奇偶位信号为第一信号值；所述集成电路将所述第二测试结果发送给所述控制器，所述第二测试结果被所述控制器用于确定所述奇偶位信号的电平值。
21.在一种具体的实施方式中，在所述第二测试结果为存在中断告警信号时，所述奇偶位信号为所述第一信号值；在所述第二测试结果为不存在中断告警信号时，所述奇偶位信号为第二信号值。
22.在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
23.在本技术实施例第三方面，提供了一种集成电路的外围线路测试装置，所述装置包括：发送单元，用于通过外围线路向集成电路发送第一测试信号；接收单元，用于接收所述集成电路输出的第一测试结果，所述第一测试结果由所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号计算获得的，所述奇偶位信号的信号值由所述控制器确定
的；确定单元，用于所述第一测试结果确定所述外围线路的工作状态。
24.在一种具体的实施方式中，所述确定单元，具体用于在所述第一测试结果为第一结果时，确定所述第一测试信号中预设电平对应的信号线无故障，所述第一结果用于指示不存在中断告警信号。
25.在一种具体的实施方式中，所述确定单元，具体用于在所述第一测试结果为第二结果时，确定所述第一测试信号中预设电平值所对应的信号线存在故障，所述第二结果用于指示存在中断告警信号。
26.在一种具体的实施方式中，所述预设电平值为高电平值。
27.在一种具体的实施方式中，所述发送单元，还用于在通过外围线路向集成电路发送第一测试信号之前，通过所述外围线路向所述集成电路发送第二测试信号，并将所述奇偶位信号设置为第一信号值；所述接收单元，还用于接收所述集成电路输出的第二测试结果，所述第二测试结果由所述集成电路基于奇偶算法对所述第二测试信号以及所述奇偶位信号计算获得的；所述确定单元，还用于在所述第二测试结果为不存在中断告警信号时，将所述奇偶位信号的信号值设置为第二信号值。
28.在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
29.在一种具体的实施方式中，所述发送单元，还用于通过奇偶位信号线将所述奇偶位信号发送给所述集成电路。
30.在一种具体的实施方式中，所述确定单元，还用于在通过外围线路向集成电路发送第一测试信号之前，确定是否遍历所述外围线路中的所有信号线；在未遍历所述外围线路中的所有信号线时，根据测试规则确定第一测试信号。
31.在一种具体的实施方式中，所述接收单元，具体用于通过奇偶位告警信号线接收所述集成电路输出的第一测试结果。
32.在一种具体的实施方式中，所述集成电路为动态随机存取存储器dram。
33.在一种具体的实施方式中，在所述装置为具有多通道、多槽位和多rank的控制器时，所述确定单元，还用于根据所述通道数、槽位数和rank数依次对每个所述dram进行测试。
34.在一种具体的实施方式中，所述发送单元，还用于在通过外围线路向集成电路发送第一测试信号之前，通过奇偶位使能线向所述集成电路发送使能信号，所述使能信号用于激活所述集成电路中的奇偶运算模块。
35.在本技术实施例第四方面，提供了一种集成电路的外围线路测试装置，所述装置包括：接收单元，用于通过外围线路接收控制器发送的第一测试信号；获取单元，用于基于奇偶算法对所述第一测试信号以及奇偶位信号进行计算获得第一测试结果，所述奇偶位信号的信号值由所述控制器确定；发送单元，用于将所述第一测试结果发送给所述控制器，所述第一测试结果将被所述控制器用于确定所述外围线路的工作状态。
36.在一种具体的实施方式中，所述获取单元，具体用于在所述第一测试信号和所述奇偶位信号的预设电平信号数量为偶数时，确定所述第一测试结果为第一结果，所述第一结果用于指示不存在中断告警信号。
37.在一种具体的实施方式中，所述获取单元，具体用于集在所述第一测试信号和所述奇偶位信号的预设电平信号数量为奇数时，确定所述第一测试结果为第二结果，所述第
二结果用于指示存在中断告警信号。
38.在一种具体的实施方式中，所述装置还包括：激活单元；所述接收单元，还用于通过奇偶位使能线接收所述控制器发送的使能信号；所述激活单元，用于利用使能信号激活奇偶运算模块，以利用所述奇偶运算模块获得第一测试结果。
39.在一种具体的实施方式中，所述接收单元，还用于在通过外围线路接收控制器发送的第一测试信号之前，通过所述外围线路读取所述控制器发送的第二测试信号；所述获取单元，还用于基于奇偶算法对所述第二测试信号以及奇偶位信号进行计算获得第二测试结果，所述奇偶位信号为第一信号值；所述发送单元，还用于将所述第二测试结果发送给所述控制器，所述第二测试结果被所述控制器用于确定所述奇偶位信号的电平值。
40.在一种具体的实施方式中，在所述第二测试结果为存在中断告警信号时，所述奇偶位信号为所述第一信号值；在所述第二测试结果为不存在中断告警信号时，所述奇偶位信号为第二信号值。
41.在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
42.在本技术实施例第五方面，提供了一种通信设备，所述设备包括：处理器和存储器；
43.所述存储器，用于存储指令或计算机程序；
44.所述处理器，用于执行所述存储器中的所述指令或计算机程序，以使得所述通信设备执行第一方面或第二方面所述的方法。
45.在本技术实施例第六方面，提供了一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行以上第一方面或第二方面所述的方法。
46.通过本技术实施例提供的技术方案，在需要对集成电路的外围线路进行故障检测时，控制器根据测试规则通过外围线路向集成电路输入第一测试信号。集成电路在接收到第一测试信号后，基于奇偶算法对第一测试信号以及奇偶位信号进行计算，获得第一测试结果，并将该第一测试结果发送给控制器。其中，奇偶位信号的信号值由控制器确定。控制器在接收到第一测试结果后，根据第一测试结果以及所发送的第一测试信号确定外围线路中信号线的工作状态。也就是，本技术实施例根据奇偶算法对集成电路外围线路的连通性检测，从而可以对外围线路的故障进行精准定位。
附图说明
47.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
48.图1为一种dram外围线路测试场景图；
49.图2为本技术实施例提供的一种集成电路的外围线路测试场景图；
50.图3为本技术实施例提供的一种集成电路的外围线路测试方法流程图；
51.图4为本技术实施例提供的一种dram外围线路测试方法流程图；
52.图5为本技术实施例提供的一种dram测试场景图；
53.图6为本技术实施例提供的另一种dram测试方法流程图；
54.图7为本技术实施例提供的一种集成电路的外围线路测试装置结构图；
55.图8为本技术实施例提供的另一种集成电路的外围线路测试装置结构图；
56.图9为本技术实施例提供的一种网络设备结构图；
57.图10为本技术实施例提供的另一种网络设备结构图。
具体实施方式
58.为了使本技术领域的人员更好地理解本发明中的方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。
59.目前，dram外围线路测试方式有两种：下电测试和上电测试。其中，下电测试主要通过x-ray扫描成像外观检测，但是只能检测明显焊接缺陷问题(如开焊)，无法检测阻抗异常等故障。上电测试是dram自带的连通性测试，但该方法对信号有严格时序要求，故障检测的准确率无法保证。具体地，如图1所示，控制器通过特定管脚使dram进入测试模式，激活测试模块功能。同时，控制器向测试模块输入不同的测试输入信号组合，测试模块接收到测试信号后，根据数据线、地址线以及控制线之间所存在的逻辑关系对测试信号进行运算，获得运算结果，并将该运算结果通过测试输出信号发送给控制器，由控制器根据运算结果确定外围线路是否故障。其中，外围线路包括数据线、地址线和控制线。其中，测试模块中的运算逻辑如下：
60.mtn＝xor(t1,t2,
…
,tn)
61.其中，mtn表示针对测试输入信号进行逻辑运算的结果，xor表示异或运算，tn表示第n个信号线对应的信号。
62.由于上述运算逻辑是根据数据线、地址线和控制线存在的逻辑关系进行的，对测试输入信号有严格时序要求，使得故障检测的准确性无法保证。
63.基于此，本技术实施例提供了一种集成电路外围线路测试方法，该测试方法基于奇偶算法来对集成电路外围线路的连通性进行检测，具体为，控制器通过外围线路向集成电路输入第一测试信号，集成电路基于奇偶算法对第一测试信号和奇偶位信号进行奇偶运算获得第一测试结果，并将第一测试结果发送给控制器。控制器在接收到第一测试结果后，根据第一测试结果以及第一测试信号确定外围线路的工作状态，即，本技术实施例在对集成电路外围线路检测时，将基于奇偶算法对输入的测试信号进行计算，对输入的测试信号无严格的时序要求，从而对集成电路外围线路故障进行精准定位。
64.为便于理解，参见图2所示的应用场景示意图，在该应用中包括控制器和集成电路，集成电路包括奇偶运算模块。其中，控制器与集成电路之间通过信号线、奇偶使能信号线、奇偶位信号线和奇偶告警信号线进行通信。其中，当集成电路为dram时，信号线即为外围线路，包括数据线、控制线和地址线。其中，控制器生成测试信号，并通过信号线发送给奇偶运算模块，并通过奇偶告警信号线接收奇偶运算模块输出的信号。奇偶运算模块用于对输入的信号和奇偶位信号，进行奇偶运算，并通过奇偶中断告警线输出奇偶中断告警信号。奇偶位使能线用于向奇偶运算模块发送使能信号，以激活奇偶运算模块。
65.具体地，控制器通过奇偶位使能线向集成电路发送使能信号，以激活集成电路中的奇偶运算模块。控制器通过信号线向奇偶运算模块发送测试信号，并通过奇偶位信号线
向奇偶运算模块发送奇偶位信号。奇偶运算模块基于奇偶运算逻辑对测试信号和奇偶位信号进行计算，获得运算结果，并基于运算结果向控制器输出中断信号。该奇偶运算逻辑即为奇偶算法，用于指示当测试信号和奇偶位信号中高电平值的数量为偶数时，输出第一测试结果为第一结果，例如第一结果为0；当测试信号和奇偶位信号中高电平值的数量为奇数时，输出第一测试结果为第二结果，例如第二结果为1。具体奇偶运算逻辑如下：
[0066][0067]
其中，y表示奇偶运算结果，通过奇偶告警信号线输出，x(i)表示第i个信号线对应的信号值，p表示奇偶位信号值，n表示外围线路中总信号线数量，％表示进行求余计算。其中，x(i)可以表示第i个信号线对应的信号电平值，例如为1或0，p表示奇偶位信号电平值，例如为1或0。当y＝0时，表明n个x(i)与p的和为偶数，即存在偶数个1；当y＝1时，表明n个x(i)与p的和为奇数，即存在奇数个1。在本实施例中，可以预先定义当y＝1时，集成电路向控制器输出奇偶中断告警信号；当y＝0时，集成电路向控制器不输出奇偶中断告警信号。或者，预先定义当y＝0时，集成电路向控制器输出奇偶中断告警信号；y＝1时，集成电路向控制器不输出奇偶中断告警信号。下面将以y＝1时，集成电路向控制器输出奇偶中断告警信号为例进行说明。
[0068]
需要说明的是，外围线路中的信号线可能存在两种故障类型，一种是保持为0的故障，即无论控制器向该信号线输入高电平信号还是低电平信号，集成电路从该信号线读取信号时，均读取到低电平信号，也就是该信号线存在开路故障。另一种是保持为1的故障，即无论控制器向该信号线输入高电平信号还是低电平信号，集成电路从该信号线读取信号时，均读取到高电平信号，也就是该信号线存在短路故障。
[0069]
为便于理解本技术实施例提供的技术方案，下面将结合附图进行说明。
[0070]
参见图3，该图为本技术实施例提供的一种集成电路外围线路测试方法流程图，如图3所示，该方法可以包括：
[0071]
s301：控制器向集成电路发送第二测试信号和奇偶位信号。
[0072]
本实施例中，控制器需要对集成电路的外围线路进行测试时，控制器加载测试程序，同时通过奇偶使能信号线向集成电路发送使能信号以激活集成电路中的奇偶运算模块。在加载和激活完成后，控制器可以通过外围线路向集成电路输入第二测试信号，即初始信号。其中，第二测试信号可以均为低电平，如第二测试信号＝[x(n):x(0)]＝0
…
0。例如，外围线路包括8根信号线，则第二测试信号＝00000000。同时，控制器将通过奇偶位信号线向集成电路输入奇偶位信号，该奇偶位信号对应的信号值为第一信号值，该第一信号值与第二测试信号匹配。在第二测试信号均为低电平时，第一信号值也为低电平。例如奇偶位信号p＝0。
[0073]
s302：集成电路基于奇偶算法对第二测试信号和奇偶位信号进行计算，获得第二测试结果。
[0074]
在集成电路接收到控制器发送的第二测试信号和奇偶位信号后，基于奇偶算法对第二测试信号和奇偶位信号进行计算，从而获得第二测试结果。例如，控制器向外围线路上输入的第二测试信号＝00000000，通过奇偶位信号线输入的奇偶位信号p＝0，如果y＝0，说明集成电路从外围线路上读取的第二测试信号中存在偶数个1，例如存在0个1、2个1、4个1，即存在偶数个信号线出现保持为1的故障。如果y＝1，说明集成电路从外围线路上读取的第
二测试信号中存在奇数个1，即存在奇数个信号线出现保持为1的故障。
[0075]
s303：集成电路将第二测试结果发送控制器。
[0076]
s304：控制器根据第二测试结果确定是否存在奇偶中断告警信号，如果存在，则执行s306；否则，执行s305。
[0077]
在控制器接收到集成电路发送的第二测试结果后，根据第二测试结果确定是否存在奇偶中断告警信号。例如，当第二测试结果y＝0时，表明不存在奇偶中断告警信号；当第二测试结果y＝1时，表明存在奇偶中断告警信号。当存在奇偶中断告警信号时，保持奇偶位信号的信号值不变，仍为第一信号值，并执行s306，并将该奇偶位信号发送给集成电路。当不存在奇偶中断告警信号时，执行s305，将奇偶位信号置为第二信号值，并将该奇偶位信号发送给集成电路。
[0078]
s305：控制器将奇偶位信号置为第二信号值，并将奇偶位信号发送给集成电路。
[0079]
其中，当存在奇偶中断告警信号时，表明集成电路从外围线路上读取到的第二测试信号中包括奇数个高电平信号，该情况保持奇偶位信号置为第一信号值，该第一信号值为低电平。例如，奇偶位信号p＝0。当不存在奇偶中断告警信号时，表明集成电路从外围线路上读取到的第二测试信号中包括偶数个高电平信号，该情况下将奇偶位信号置为第二信号值，该第二信号值为高电平，例如，奇偶位信号p＝1。
[0080]
s306：控制器通过外围线路向集成电路发送第一测试信号。
[0081]
在控制器确定奇偶位信号后，可以根据测试规则确定第一测试信号，并通过外围线路向集成电路发送第一测试信号，该第一测试信号用于测试外围线路中某一信号线是否故障。其中，测试规则可以预先配置，例如从最低位开始依次测试，则第一次循环时第一测试信号用于测试最低位信号线是否存在故障。例如，以外围线路包括8个信号线为例，第一测试信号将依次为00000001、00000010、00000100等。
[0082]
s307：集成电路基于奇偶算法对第一测试信号以及奇偶位信号进行计算获得第一测试结果。
[0083]
在集成电路接收到第一测试信号后，将基于奇偶算法对第一测试信号以及奇偶位信号进行计算获得第一测试结果。当第一测试信号和奇偶位信号的预设电平信号数量为偶数时，确定第一测试结果为第一结果，该第一结果用于指示不存在中断告警信号。当第一测试信号和奇偶位信号的预设电平信号数量为奇数时，确定第一测试结果为第二结果，第二结果用于指示存在中断告警信号。其中，预设电平信号可以为高电平信号。例如，p＝1，第一测试信号为00000001，即将第二测试信号中的最低位由0变为1，由于p＝1的情况是指集成电路从外围线路上读取到的第二测试信号中包括偶数个高电平信号，如果偶数个高电平信号中包括最低位信号，由于p＝1，则此时y应为1；如果偶数个高电平信号中不包括最低位信号，则最低位信号为1，由于p＝1，则此时y＝0。可以理解的是，如果外围线路中最低位信号线无故障，则集成电路从外围线路上读取到的第一测试信号为00000001，则第一测试结果y＝0；如果外围线路中最低位信号线故障，使得最低位信号发生变化，则集成电路从外围线路上读取到的第一测试信号为00000000，则y＝1。
[0084]
s308：集成电路将第一测试结果发送给控制器。
[0085]
s309：控制器根据第一测试结果确定外围线路的工作状态。
[0086]
控制器在接收到集成电路发生的第一测试结果后，将根据第一测试结果确定外围
线路中信号线的工作状态，即是否出现故障。具体地，控制器将根据第一测试结果以及第一测试信号确定外围线路中具体出现故障的信号线。例如，当p＝1、第一测试信号为00000001，第一测试结果y＝1时，表明偶数个高电平信号中包括最低位信号，则控制器确定外围线路中最低位信号线出现故障。例如，p＝1，第一测试信号为00000001，第一测试结果y＝0时，表明偶数个高电平信号中不包括最低位信号，则集成电路读取到的第一测试信号中最低位信号仍为1，则控制器确定外围线路中最低位信号线未出现故障。
[0087]
s310：控制器判断是否遍历外围线路中的所有信号线，如果是，则结束测试；如果否，执行s306。
[0088]
控制器根据测试程序判断是否遍历外围线路中的所有信号，如果已经遍历完所有的信号线，则测试结束，如果尚未遍历完所有的信号线，则再次执行s306，根据测试程序重新设定第一测试信号，并将第一测试信号通过外围线路发送给集成电路，再次进行测试。例如，在对最低位信号线测试完成后，控制器根据测试规则重新生成第一测试信号00000010，以对倒数第二位信号线进行测试。
[0089]
为便于理解上述实现过程，下面将以外围线路包括8个信号线、控制器发送的第二测试信号为00000000、p＝0为例进行说明。控制器向集成电路发送第二测试信号为00000000，奇偶位信号p＝0，如果第二测试结果y＝0，无奇偶中断告警信号，表明集成电路通过外围线路读取到的第二测试信号中包括偶数个1，则说明外围线路中出现偶数个信号线存在保持为1的故障。在该情况下，将p置为1，理论上，如果仍输入第二测试信号00000000，则此时y应为1，存在奇偶中断告警信号。如果控制器通过外围线路输入第一测试信号x＝00000001，集成电路读取第一测试信号后获得的第二测试结果y＝(p x)％2＝0，无奇偶中断告警信号，表明集成电路读取到的第一测试信号中包括奇数个1，则可以确定偶数个信号线中不包括最低位信号线，集成电路读取到的第一测试信号中最低位信号为1，因此可以确定最低位信号线不存在故障。如果控制器通过外围线路输入第一测试信号x＝00000001，集成电路读取第一测试信号后获得的第二测试结果y＝(p x)％2＝1，存在奇偶中断告警信号，表明集成电路读取到的第一测试信号中包括偶数个1，则可以确定偶数个信号线包括最低位信号线，因此可以确定最低位信号线存在故障。依次将每个信号线对应的信号置1进行检测，直至遍历完所有的信号线，从而可以确定外围线路中每个信号线是否存在故障。
[0090]
同理，如果第二测试结果y＝1，存在奇偶中断告警信号，表明集成电路通过外围线路读取到的第二测试信号中包括奇数个1，则说明外围线路中出现奇数个信号线存在保持为1的故障。在该情况下，将p置为0，理论上，如果仍输入第二测试信号，此时y仍为1，存在奇偶中断告警信号。如果控制器通过外围线路输入第一测试信号x＝00000001，集成电路读取第一测试信号后获得的第二测试结果y＝(p x)％2＝0，无奇偶中断告警信号，表明集成电路读取到的第一测试信号中包括偶数个1，则可以确定奇数个信号线中不包括最低位信号线，集成电路读取到的第一测试信号中最低位信号为1，因此可以确定最低位信号线不存在故障。如果控制器通过外围线路输入第一测试信号x＝00000001，集成电路读取第一测试信号后获得第二测试结果y＝(p x)％2＝1，存在奇偶中断告警信号，表明集成电路读取到的第一测试信号中包括奇数个1，则可以确定奇数个信号线中包括最低位信号线，因此可以确定最低位信号线存在故障。依次将每个信号线对应的信号置1进行检测，直至遍历完所有的
信号线，从而可以确定外围线路中每个信号线是否存在故障。
[0091]
为便于理解，参见图4所示的一种dram的外围线路测试方法流程图，如图4所示，该方法可以包括：
[0092]
s401：控制器激活dram中的奇偶运算模块。
[0093]
控制器通过奇偶位使能信号线向dram发送使能信号，以通过该使能信号激活奇偶运算模块。
[0094]
s402：控制器给所有外围信号线赋初始值。
[0095]
控制器给dram的外围信号线赋值[x(n):x(0)]＝0
…
0，奇偶位信号p＝0，并读取外围信号初始值。同时，给走步循环计数赋初始值，即i＝0；
[0096]
s403：控制器判断是否存在奇偶中断告警信号。
[0097]
在写入外围信号线的初始值后，控制器读dram的奇偶运算模块输出的奇偶中断告警信号。如果有告警，则直接进入下一个流程。否则，将奇偶位信号p＝1后，再进入下一个流程。
[0098]
s404：控制器判断所有外围信号线是否已全部遍历，如果否，执行s405；否则，结束。
[0099]
控制钱判断循环次数是否小于所有外围线路数n，如果大于，则程序结束。否则，则进入下一个流程s405。
[0100]
s405：控制器扫描指定信号线。
[0101]
通过控制器的命令，给外围信号线赋值[x(n):x(0)]＝0
…
1。奇偶运算模块获取外围信号线上的信号，并进行计算输出计算结果。
[0102]
s406：控制器根据计算结果判断是否存在奇偶中断告警信号，如果存在，执行s407；如果不存在，执行s404。
[0103]
s407：控制器确定x(i)信号线故障，并执行s404。
[0104]
如果控制器收到奇偶中断告警信号，则判定信号线x(i)有故障。否则，该信号线x(i)无故障。
[0105]
在一些应用场景下，中央处理器(central processing unit，cpu)可以包括多个通道、多个槽位和多个rank。其中，一个通道可以对应多个内存条，一个内存条对应一个槽位，一个内存条对应多个个rank，例如，可以一个rank包括多个双倍速率同步动态随机存取存储器(double data rate synchronous dynamic random access memory，ddr sdram)颗粒。如图5所示的另一种应用场景示意图，ddr sdram的外围线路包括地址线、数据线和控制线，其中，地址线中a0-17表示ddr地址线、ba0:1表示bank地址线，bg0:1表示bank组地址线；数据线中dq0-64表示数据线，dqs0-8表示数据片选线。
[0106]
参见图6，该图为本技术实施例提供的另一种dram外围线路测试方法流程图，如图6所示，该方法可以包括：
[0107]
s601：控制器激活ddr sdram奇偶运算测试
[0108]
通过cpu的使能信号c_en，激活ddr sdram的奇偶运算测试功能。
[0109]
s602：控制器获得cpu的通道数、槽位数和rank数。
[0110]
控制器配置cpu的槽位数s，通道数t，rank数r，并初始化循环开始值s、t、r为0。
[0111]
s603：控制器判断rank数、通道数、槽位数是否已全部遍历，如果是，则结束；否则，
执行s604。
[0112]
本实施例中，如果已全部遍历rank数、通道号、槽位数，则进程序结束，否则依次遍历rank数、通道数、槽位数。
[0113]
s604：控制器给ddr sdram控制、地址、数据信号线赋初始值。
[0114]
本实施例中，控制器给ddr sdram控制、地址、数据信号线赋值[x(n):x(0)]＝0
…
0，奇偶位信号p＝0，并读取外围信号初始值。同时，给走步循环计数赋初始值，即i＝0。
[0115]
s605：控制器判断是否存在奇偶中断告警信号。
[0116]
在写入外围信号线的初始值后，控制器读取ddr sdram的奇偶算法模块奇偶中断告警信号。如果有告警，则直接进入下一个流程。否则，将奇偶位信号p＝1后，再进入下一个流程。
[0117]
s606：控制器判断ddr sdram控制线、地址线、数据线，是否已全部遍历，如果否，执行s607；如果是，执行s603。
[0118]
本实施例中，控制器判断循环次数是否已遍历ddr sdram控制、地址、数据数n，如果大于，则执行s603；否则，则进入下一个流程。
[0119]
s607：控制器给外围信号线赋值[x(n):x(0)]＝0
…
1。
[0120]
本实施例中，控制器给外围信号线赋值，ddr从外围信号线读取信号，并通过奇偶运算模块对外围信号线上的信号以及奇偶位信号进行计算，输出计算结果。
[0121]
s608：控制器根据计算结果判断是否存在奇偶中断告警信号，如果存在，执行s609；否则，执行s606。
[0122]
s609：控制器确定x(i)信号线故障，并执行s606。
[0123]
如果控制器收到奇偶中断告警信号，则判ddr sdram控制、地址、数据线x(i)有故障。否则，该信号线x(i)无故障。
[0124]
通过扫描各通道下挂ddr sdram的所有控制、地址、数据信号，直至覆盖cpu所有下挂ddr sdram所有控制、地址、数据信号，从而检测每个信号线是否存在故障。
[0125]
基于上述方法实施例，本技术实施例提供了一种集成电路的外围线路测试装置，下面将结合附图进行说明。
[0126]
参见图7，该图为本技术实施例提供的一种集成电路的外围线路测试装置结构图，该装置700能够实现上述实施例中控制器的功能，该装置可以包括：发送单元701、接收单元702和确定单元703。
[0127]
发送单元701，用于通过外围线路向集成电路发送第一测试信号。其中，关于发送单元701的具体实现可以参见s306的相关描述。
[0128]
接收单元702，用于接收所述集成电路输出的第一测试结果，所述第一测试结果由所述集成电路基于奇偶算法对所述第一测试信号以及奇偶位信号计算获得的，所述奇偶位信号的信号值由所述控制器确定的。
[0129]
确定单元703，用于所述第一测试结果确定所述外围线路的工作状态。其中，关于确定单元703的具体实现可以参见s309的相关描述。
[0130]
在一种具体的实施方式中，所述确定单元703，具体用于在所述第一测试结果为第一结果时，确定所述第一测试信号中预设电平对应的信号线无故障，所述第一结果用于指示不存在中断告警信号。
[0131]
在一种具体的实施方式中，所述确定单元703，具体用于在所述第一测试结果为第二结果时，，确定所述第一测试信号中预设电平值所对应的信号线存在故障，所述第二结果用于指示存在中断告警信号。
[0132]
在一种具体的实施方式中，所述预设电平值为高电平值。
[0133]
在一种具体的实施方式中，所述发送单元701，还用于在通过外围线路向集成电路发送第一测试信号之前，通过所述外围线路向所述集成电路发送第二测试信号，并将所述奇偶位信号设置为第一信号值；所述接收单元702，还用于接收所述集成电路输出的第二测试结果，所述第二测试结果由所述集成电路基于奇偶算法对所述第二测试信号以及所述奇偶位信号计算获得的；所述确定单元703，还用于在所述第二测试结果为不存在中断告警信号时，将所述奇偶位信号的信号值设置为第二信号值。其中，关于发送单元701的具体实现可以参见s301的相关描述，确定单元703的具体实现可以参见s304的相关描述。
[0134]
在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
[0135]
在一种具体的实施方式中，所述发送单元701，还用于通过奇偶位信号线将所述奇偶位信号发送给所述集成电路。
[0136]
在一种具体的实施方式中，所述确定单元703，还用于在通过外围线路向集成电路发送第一测试信号之前，确定是否遍历所述外围线路中的所有信号线；在未遍历所述外围线路中的所有信号线时，根据测试规则确定第一测试信号。
[0137]
在一种具体的实施方式中，所述接收单元702，具体用于通过奇偶位告警信号线接收所述集成电路输出的第一测试结果。
[0138]
在一种具体的实施方式中，所述集成电路为动态随机存取存储器dram。
[0139]
在一种具体的实施方式中，在所述装置为具有多通道、多槽位和多rank的控制器时，所述确定单元，还用于根据所述通道数、槽位数和rank数依次对每个所述dram进行测试。
[0140]
在一种具体的实施方式中，所述发送单元701，还用于在通过外围线路向集成电路发送第一测试信号之前，通过奇偶位使能线向所述集成电路发送使能信号，所述使能信号用于激活所述集成电路中的奇偶运算模块。
[0141]
需要说明的是，本实施例中各个单元的实现可以参见上述方法实施例中的相关描述，本实施例在此不再赘述。
[0142]
参见图8，该图为本技术实施例提供的另一种集成电路的外围电路测试装置结构图，如图8所示，该装置可以实现上述实施例中集成电路的功能，该装置800可以包括：接收单元801、获取单元802和发送单元803。
[0143]
接收单元801，用于通过外围线路接收控制器发送的第一测试信号。
[0144]
获取单元802，用于基于奇偶算法对所述第一测试信号以及奇偶位信号进行计算获得第一测试结果，所述奇偶位信号的信号值由所述控制器确定。其中，关于获取单元802的具体实现可以参见s307的相关描述。
[0145]
发送单元803，用于将所述第一测试结果发送给所述控制器，所述第一测试结果将被所述控制器用于确定所述外围线路的工作状态。
[0146]
在一种具体的实施方式中，所述获取单元802，具体用于在所述第一测试信号和所述奇偶位信号的预设电平信号数量为偶数时，确定所述第一测试结果为第一结果，所述第
一结果用于指示不存在中断告警信号。
[0147]
在一种具体的实施方式中，所述获取单元802，具体用于集在所述第一测试信号和所述奇偶位信号的预设电平信号数量为奇数时，确定所述第一测试结果为第二结果，所述第二结果用于指示存在中断告警信号。
[0148]
在一种具体的实施方式中，所述装置还包括：激活单元(图中未示出)；
[0149]
所述接收单元801，还用于通过奇偶位使能线接收所述控制器发送的使能信号；
[0150]
所述激活单元，用于利用使能信号激活奇偶运算模块，以利用所述奇偶运算模块获得第一测试结果。
[0151]
在一种具体的实施方式中，所述接收单元801，还用于在通过外围线路接收控制器发送的第一测试信号之前，通过所述外围线路读取所述控制器发送的第二测试信号；所述获取单元802，还用于基于奇偶算法对所述第二测试信号以及奇偶位信号进行计算获得第二测试结果，所述奇偶位信号为第一信号值；所述发送单元803，还用于将所述第二测试结果发送给所述控制器，所述第二测试结果被所述控制器用于确定所述奇偶位信号的电平值。其中，关于获取单元802的具体实现可以参见s302的相关描述。
[0152]
在一种具体的实施方式中，在所述第二测试结果为存在中断告警信号时，所述奇偶位信号为所述第一信号值；在所述第二测试结果为不存在中断告警信号时，所述奇偶位信号为第二信号值。
[0153]
在一种具体的实施方式中，所述第一信号值为低电平，所述第二信号值为高电平。
[0154]
需要说明的是，本实施例中各个单元的实现可以参见上述方法实施例的相关描述，本实施例在此不再赘述。
[0155]
图9为本技术实施例提供的一种网络设备的结构示意图，该网络设备例如可以是图3-图6所示实施例中的控制器或集成电路，或者也可以是图7所示实施例中的测试装置700的设备或图8所示实施例中的测试装置800的设备实现。
[0156]
请参阅图9所示，网络设备900至少包括处理器910。网络设备900还可以包括通信接口920和存储器930。其中网络设备900中的处理器910的数量可以一个或多个，图9中以一个处理器为例。本技术实施例中，处理器910、通信接口920和存储器930可通过总线系统或其它方式连接，其中，图9中以通过总线系统940连接为例。
[0157]
处理器910可以是cpu、np、或者cpu和np的组合。处理器910还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，asic)，可编程逻辑器件(programmable logic device，pld)或其组合。上述pld可以是复杂可编程逻辑器件(complex programmable logic device，cpld)，现场可编程逻辑门阵列(field-programmable gate array，fpga)，通用阵列逻辑(generic array logic,gal)或其任意组合。
[0158]
当网络设备为控制器时，处理器910可以执行上述方法实施例中根据通过外围线路向集成电路发送第一测试信号等的相关功能。
[0159]
通信接口920用于接收和发送报文，具体地，通信接口920可以包括接收接口和发送接口。其中，接收接口可以用于接收报文，发送接口可以用于发送报文。通信接口920的个数可以为一个或多个。
[0160]
存储器930可以包括易失性存储器(英文：volatile memory)，例如随机存取存储
器(random-access memory，ram)；存储器930也可以包括非易失性存储器(英文：non-volatile memory)，例如快闪存储器(英文：flash memory)，硬盘(hard disk drive，hdd)或固态硬盘(solid-state drive，ssd)；存储器930还可以包括上述种类的存储器的组合。
[0161]
可选地，存储器930存储有操作系统和程序、可执行模块或者数据结构，或者它们的子集，或者它们的扩展集，其中，程序可包括各种操作指令，用于实现各种操作。操作系统可包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。处理器910可以读取存储器930中的程序，实现本技术实施例提供的集成电路的外围线路测试方法。
[0162]
其中，存储器930可以为网络设备900中的存储器件，也可以为独立于网络设备900的存储装置。
[0163]
总线系统940可以是外设部件互连标准(peripheral component interconnect，pci)总线或扩展工业标准结构(extended industry standard architecture，eisa)总线等。总线系统940可以分为地址总线、数据总线、控制总线等。为便于表示，图9中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
[0164]
图10是本技术实施例提供的另一种网络设备1000的结构示意图，网络设备1000可以配置为前述实施例中的控制器，或者也可以是图7所示实施例中的测试装置700的设备或图8所示实施例中的测试装置800的设备实现。
[0165]
网络设备1000包括：主控板1010和接口板1030。
[0166]
主控板1010也称为主处理单元(main processing unit，mpu)或路由处理卡(route processor card)，主控板1010对网络设备1000中各个组件的控制和管理，包括路由计算、设备管理、设备维护、协议处理功能。主控板1010包括：中央处理器1011和存储器1012。
[0167]
接口板1030也称为线路接口单元卡(line processing unit，lpu)、线卡(line card)或业务板。接口板1030用于提供各种业务接口并实现数据包的转发。业务接口包括而不限于以太网接口、pos(packet over sonet/sdh)接口等，以太网接口例如是灵活以太网业务接口(flexible ethernet clients，flexe clients)。接口板1030包括：中央处理器1031、网络处理器1032、转发表项存储器1034和物理接口卡(ph8sical interface card，pic)1033。
[0168]
接口板1030上的中央处理器1031用于对接口板1030进行控制管理并与主控板1010上的中央处理器1011进行通信。
[0169]
网络处理器1032用于实现报文的转发处理。网络处理器1032的形态可以是转发芯片。具体而言，上行报文的处理包括：报文入接口的处理，转发表查找；下行报文的处理：转发表查找等等。
[0170]
物理接口卡1033用于实现物理层的对接功能，原始的流量由此进入接口板1030，以及处理后的报文从该物理接口卡1033发出。物理接口卡1033包括至少一个物理接口，物理接口也称物理口。物理接口卡1033也称为子卡，可安装在接口板1030上，负责将光电信号转换为报文并对报文进行合法性检查后转发给网络处理器1032处理。在一些实施例中，接口板1030的中央处理器1031也可执行网络处理器1032的功能，比如基于通用cpu实现软件转发，从而物理接口卡1033中不需要网络处理器1032。
[0171]
可选地，网络设备1000包括多个接口板，例如网络设备1000还包括接口板1040，接
口板1040包括：中央处理器1041、网络处理器1042、转发表项存储器1044和物理接口卡1043。
[0172]
可选地，网络设备1000还包括交换网板1020。交换网板1020也可以称为交换网板单元(switch fabric unit，sfu)。在网络设备有多个接口板1030的情况下，交换网板1020用于完成各接口板之间的数据交换。例如，接口板1030和接口板1040之间可以通过交换网板1020通信。
[0173]
主控板1010和接口板1030耦合。例如。主控板1010、接口板1030和接口板1040，以及交换网板1020之间通过系统总线与系统背板相连实现互通。在一种可能的实现方式中，主控板1010和接口板1030之间建立进程间通信协议(inter-process communication，ipc)通道，主控板1010和接口板1030之间通过ipc通道进行通信。
[0174]
在逻辑上，网络设备1000包括控制面和转发面，控制面包括主控板1010和中央处理器1031，转发面包括执行转发的各个组件，比如转发表项存储器1034、物理接口卡1033和网络处理器1032。控制面执行路由器、生成转发表、处理信令和协议报文、配置与维护设备的状态等功能，控制面将生成的转发表下发给转发面，在转发面，网络处理器1032基于控制面下发的转发表对物理接口卡1033收到的报文查表转发。控制面下发的转发表可以保存在转发表项存储器1034中。在一些实施例中，控制面和转发面可以完全分离，不在同一设备上。
[0175]
应理解，测试装置700中的接收单元702、装置800中的接收单元801可以相当于网络设备1000中的物理接口卡1033或物理接口卡1043。测试装置700中的确定单元703、测试装置800中的获取单元802等可以相当于网络设备1000中的中央处理器1011或中央处理器1031。
[0176]
应理解，本技术实施例中接口板1040上的操作与接口板1030的操作一致，为了简洁，不再赘述。应理解，本实施例的网络设备1000可对应于上述各个方法实施例中的控制器或网络设备，该网络设备1000中的主控板1010、接口板1030和/或接口板1040可以实现上述各个方法实施例中的控制器或网络设备所具有的功能和/或所实施的各种步骤，为了简洁，在此不再赘述。
[0177]
应理解，主控板可能有一块或多块，有多块的时候可以包括主用主控板和备用主控板。接口板可能有一块或多块，网络设备的数据处理能力越强，提供的接口板越多。接口板上的物理接口卡也可以有一块或多块。交换网板可能没有，也可能有一块或多块，有多块的时候可以共同实现负荷分担冗余备份。在集中式转发架构下，网络设备可以不需要交换网板，接口板承担整个系统的业务数据的处理功能。在分布式转发架构下，网络设备可以有至少一块交换网板，通过交换网板实现多块接口板之间的数据交换，提供大容量的数据交换和处理能力。所以，分布式架构的网络设备的数据接入和处理能力要大于集中式架构的设备。可选地，网络设备的形态也可以是只有一块板卡，即没有交换网板，接口板和主控板的功能集成在该一块板卡上，此时接口板上的中央处理器和主控板上的中央处理器在该一块板卡上可以合并为一个中央处理器，执行两者叠加后的功能，这种形态设备的数据交换和处理能力较低(例如，低端交换机或路由器等网络设备)。具体采用哪种架构，取决于具体的组网部署场景。
[0178]
在一些可能的实施例中，上述控制器或网络设备可以实现为虚拟化设备。例如，虚
拟化设备可以是运行有用于发送报文功能的程序的虚拟机(英文：virtual machine，vm)，虚拟机部署在硬件设备上(例如，物理服务器)。虚拟机指通过软件模拟的具有完整硬件系统功能的、运行在一个完全隔离环境中的完整计算机系统。可以将虚拟机配置为控制器或网络设备。例如，可以基于通用的物理服务器结合网络功能虚拟化(network functions virtualization，nfv)技术来实现控制器或网络设备。控制器或网络设备为虚拟主机、虚拟路由器或虚拟交换机。本领域技术人员通过阅读本技术即可结合nfv技术在通用物理服务器上虚拟出具有上述功能的控制器或网络设备，此处不再赘述。
[0179]
应理解，上述各种产品形态的网络设备，分别具有上述方法实施例中控制器或网络设备的任意功能，此处不再赘述。
[0180]
本技术实施例还提供了一种芯片，包括处理器和接口电路，接口电路，用于接收指令并传输至处理器；处理器，例如可以是图7示出的测试装置700的一种具体实现形式，可以用于执行上述集成电路的外围线路测试的方法。其中，所述处理器与存储器耦合，所述存储器用于存储程序或指令，当所述程序或指令被所述处理器执行时，使得该芯片系统实现上述任一方法实施例中的方法。
[0181]
可选地，该芯片系统中的处理器可以为一个或多个。该处理器可以通过硬件实现也可以通过软件实现。当通过硬件实现时，该处理器可以是逻辑电路、集成电路等。当通过软件实现时，该处理器可以是一个通用处理器，通过读取存储器中存储的软件代码来实现。
[0182]
可选地，该芯片系统中的存储器也可以为一个或多个。该存储器可以与处理器集成在一起，也可以和处理器分离设置，本技术并不限定。示例性的，存储器可以是非瞬时性处理器，例如只读存储器rom，其可以与处理器集成在同一块芯片上，也可以分别设置在不同的芯片上，本技术对存储器的类型，以及存储器与处理器的设置方式不作具体限定。
[0183]
示例性的，该芯片系统可以是现场可编程门阵列(field programmable gate array，fpga)，可以是专用集成芯片(application specific integrated circuit，asic)，还可以是系统芯片(system on chip，soc)，还可以是中央处理器(central processor unit，cpu)，还可以是网络处理器(network processor，np)，还可以是数字信号处理电路(digital signal processor，dsp)，还可以是微控制器(micro controller unit，mcu)，还可以是可编程控制器(programmable logic device，pld)或其他集成芯片。
[0184]
本技术实施例提供了一种计算机可读存储介质，包括指令或计算机程序，当其在计算机上运行时，使得计算机执行以上实施例提供的集成电路的外围线路测试方法。
[0185]
本技术实施例还提供了一种包含指令或计算机程序的计算机程序产品，当其在计算机上运行时，使得计算机执行以上实施例提供的集成电路的外围线路测试方法。
[0186]
本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0187]
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，
装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0188]
在本技术所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑业务划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
[0189]
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0190]
另外，在本技术各个实施例中的各业务单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件业务单元的形式实现。
[0191]
集成的单元如果以软件业务单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本技术各个实施例方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0192]
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的业务可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些业务存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
[0193]
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已。
[0194]
以上，以上实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。