一种外露型双芯串联封装体、封装方法及PCB板与流程

一种外露型双芯串联封装体、封装方法及pcb板
技术领域
1.本发明涉及半导体封装领域，特别涉及一种外露型双芯串联封装体、封装方法及pcb板。


背景技术：

2.传统典型的mosfet功率芯片封装，一般都采用一个封装体中放置单一mosfet功率芯片为封装体型态，而mosfet功率芯片封装过程的关键工序会因为应用的不同，分成数种的封装工艺方法与步骤。比较关键的工序变化，主要是从芯片正面的功能区域引出芯片外的金属引线框内引脚键合的方式，而键合的方式不外乎是纯金属丝键合、金属带加金属丝混合键合、金属片搭配金属锡膏键合加金属丝混合键合以及全金属片搭配金属锡膏键合。
3.上述不同的键合技术其工艺流程与方法也都有所不同，但无论何种键合方式，其基本都存在单一封装体中装置单一mosfet功率芯片为传统的主流封装模式。
4.现有传统单mosfet功率芯片封装体模式存在如下缺陷：
5.1.传统单一功率芯片的封装型式如果应用在更高功率的情况下，则需要特别再开发单一更高功率的mosfet功率芯片再进行单一mosfet功率芯片封装，如此需要增加开发的费用增加生产成本、延长产品开发周期；
6.2.增加更高功率mosfet功率芯片的开发，就会增加不同mosfet功率芯片的库存成本；
7.3.另一种方式就是采用多颗单一mosfet功率芯片封装体，再进行多个低功率的mosfet功率芯片进行串联，并焊接在pcb板(pcb)，以增加电压，如此会增加单一封装体的数量，亦增加了封装体的数量及塑封体的生产成本；
8.4.多颗单一mosfet功率芯片的封装体串联焊接在pcb板(pcb)上的同时，又增加了pcb板的使用面积，如此又增加了pcb板面积的生产成本与库存成本。
9.5.现有mosfet功率芯片的封装体均为通过塑封体将功率芯片及导电部件完全包覆，当功率较高时，散热不及时，极易因为由于功率芯片温度过高而导致损坏。
10.所以上述现有传统的单一mosfet功率芯片，所呈现的缺陷亦是目前业界急待克服与降低成本的趋势，也是目前需要mosfet高电压加速快充电领域想要降低成本的难点。


技术实现要素：

11.本发明提供一种外露型双芯串联封装体，可以解决现有技术中单一功率芯片封装方式所存在的成本较高、开发周期长、散热效果差的问题。
12.本发明还提供了一种外露型双芯串联封装体的封装方法，用于制备上述封装体。
13.本发明还提供了一种pcb板，可以减小线路板面积，降低pcb板生产成本。
14.一种外露型双芯串联封装体，包括引线框架、第一芯片、第二芯片和塑封体，还包括源极导电板和栅极导电板；
15.所述源极导电板及所述栅极导电板、所述第二芯片、所述第一芯片和所述引线框
架由上至下依次布置，所述源极导电板和所述栅极导电板均位于所述第二芯片上方；其中，
16.所述第一芯片的漏极通过基岛连接至漏极引脚，所述第二芯片的漏极与所述第一芯片的源极相贴合；
17.所述第二芯片的源极通过所述源极导电板连接至源极引脚；
18.所述第一芯片的栅极和所述第二芯片的栅极均通过所述栅极导电板连接至栅极引脚；其中，
19.所述源极导电板部分外露于所述塑封体。
20.更优地，所述源极导电板远离所述引线框架的端面与所述塑封体远离所述引线框架的端面处于同一平面。
21.更优地，所述塑封体远离所述引线框架的一侧开设有防护凹槽，所述防护凹槽的底面与所述源极导电板远离所述引线框架的端面处于同一水平面。
22.更优地，所述第一芯片和所述第二芯片之间设置有一金属隔片，所述第一芯片的源极和所述第二芯片的漏极通过所述金属隔片相连接，所述金属隔片使所述第一芯片与所述第二芯片之间形成一用于容纳键合引线的键合空间。
23.更优地，所述第一芯片和所述第二芯片错位布置，使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影。
24.更优地，所述源极导电板和所述栅极导电板由铜或铝制成。
25.更优地，所述源极导电板的一侧延伸设置有连接部，所述连接部连接至所述引线框架的源极引脚；所述源极引脚上开设有收纳槽，所述收纳槽与所述连接部相匹配。
26.一种外露型双芯串联封装体的封装方法，包括如下步骤：
27.s1，在基岛上涂覆可导电性质的粘结物质，使第一芯片的漏极通过粘结物质与所述基岛连接；
28.s2，在所述第一芯片的源极涂覆粘结物质，使第二芯片的漏极通过粘结物质连接至所述第一芯片的源极；
29.s3，在第一芯片的栅极、第二芯片的源极、第二芯片的栅极、引线框架的源极引脚、引线框架的栅极引脚均涂覆粘结物质，将源极导电板通过粘结物质连接所述源极引脚和所述第二芯片的源极；
30.s4，将栅极导电板通过粘结物质连接所述第一芯片的栅极、所述第二芯片的栅极和所述栅极引脚；
31.s5，进行塑封，形成塑封体；
32.s6，切单，得到外露型双芯串联封装体。
33.更优地，所述s5包括：
34.进行塑封，所述塑封体成型时，使所述塑封体远离所述引线框架的一侧形成一防护凹槽并使所述防护凹槽的底面与所述源极导电板远离所述引线框架的端面处于同一水平面，形成塑封体。
35.一种pcb板，包括至少一个上述的封装体。
36.本发明提供一种外露型双芯串联封装体，至少可以达到如下效果之一：
37.1.可实现相同电流、相同面积的塑封体的情况下，提高电压强度；
38.2.借助双芯片异极性串联键合塑封结构，可以减少至少一个功率芯片塑封体的制
造成本；
39.3.采用功率芯片异极性串联键合塑封结构，可以减少不同功率芯片的开发、生产及封装体的库存成本；
40.4.通过使源极导电板外露，可以提高散热效率。
41.本发明提供一种外露型双芯串联封装体的封装方法，工艺流程简单。
42.本发明提供了一种pcb板，可实现同面积的塑封体，减少使用pcb板因为需要增加更高功率而导致使用面积及成本的增加。
附图说明
43.图1为本发明提供的一种外露型双芯串联封装体的内部结构示意图一；
44.图2为本发明提供的一种外露型双芯串联封装体的内部结构示意图二；
45.图3为本发明提供的一种外露型双芯串联封装体的内部结构示意图三；
46.图4为另一实施例提供的一种外露型双芯串联封装体的内部结构示意图；
47.图5为本发明提供的一种外露型双芯串联封装体的结构示意图；
48.图6为另一实施例提供的一种外露型双芯串联封装体的内部结构示意图；
49.图7为图5的剖面结构示意图；
50.图8为本发明提供的另一实施例的外露型双芯串联封装体的剖面结构示意图。
51.附图标记说明：
52.00粘结物质；10基岛；11漏极引脚；12源极引脚；13栅极引脚；20第一芯片；30源极导电板；31栅极导电板；40第二芯片；60塑封体；601防护凹槽；70引线框架。
具体实施方式
53.下面结合附图，对本发明的一个具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
54.实施例一：
55.如图1至图3所示，本发明实施例提供的一种外露型双芯串联封装体，包括引线框架70、第一芯片20、第二芯片40、源极导电板30和栅极导电板31，引线框架70包括基岛10、漏极引脚11、栅极引脚13和源极引脚12，第二芯片40和第一芯片20上下层叠布置且第一芯片20的源极与第二芯片40的漏极相对布置；第一芯片20的漏极键合至引线框架70的漏极引脚11、第一芯片20的源极键合至第二芯片40的漏极；第二芯片40的源极键合至引线框架70的源极引脚12；第一芯片20的栅极和第二芯片40的栅极均键合至引线框架70的栅极引脚13。
56.本实施例中，以第一芯片20为第一mosfet功率芯片、第二芯片40为第二mosfet功率芯片为例进行说明。
57.如图1和图2所示，其展示了省略部分结构时的结构示意图，其中，源极导电板30及栅极导电板31、第二芯片40、第一芯片20和引线框架70由上至下依次布置，源极导电板30和栅极导电板31均位于第二芯片40上侧，源极导电板30和栅极导电板31位于同一水平面上；其中，
58.如图1所示，第一芯片20的漏极涂覆有粘结物质00，粘结物质00可选用金属锡膏、导电银胶或其他可导电性质的粘结物质00。第一芯片20的漏极通过粘结物质00连接至基岛
10，与基岛10电性导通；如图2所示，第二芯片40位于第一芯片20上方，第一芯片20的源极涂覆有粘结物质00，第二芯片40的漏极和第一芯片20的源极相贴合并电性导通，需要注意的是，第一芯片20的栅极外露于第二芯片40，也即第二芯片40在贴合至第一芯片20时，不会覆盖第一芯片20的栅极；第二芯片40的栅极和源极均涂覆有粘结物质00，第二芯片40的源极通过源极导电板30键合至源极引脚12，第一芯片20的栅极和第二芯片40的栅极通过栅极导电板31键合至栅极引脚13。
59.需要注意的是，源极导电板30部分外露于塑封体60，以提高散热效率。
60.具体的，在一种实施方式中，如图7所示，源极导电板30远离引线框架70的端面与塑封体60远离引线框架70的端面处于同一平面。也即，源极导电板30的上端面与塑封体60的上端面持平，使源极导电板30的上端面暴露在空气中，以便能够更好的将塑封体60内的热量导出。
61.在另一种实施方式中，如图8所示，由于源极导电板30的露出，在切单后装配、运输以及后续贴装在pcb板上时，均容易直接触碰到源极导电板30，而源极导电板30下即是mosfet功率芯片，触碰后受力，容易导致mosfet功率芯片破裂损坏。因此在本实施方案中，塑封体60远离引线框架70的一侧开设有防护凹槽601，防护凹槽601的底面与源极导电板30远离引线框架70的端面处于同一水平面。在进行塑封成型时，选择相适配的模具，直接成型；可以理解的是，也可以先采用常规模具塑封，然后再经过研磨的工艺，在塑封体60的上部研磨出防护凹槽601。
62.其中，由于第二芯片40的漏极和第一芯片20的源极相贴合，为了使第一芯片20的栅极能够顺利引出栅极导电板31或引线(当采用引线键合时)，以便能够进行键合，可采用如下几种方式用来实现上述目的。
63.第一种方式中，通过在第一芯片20和第二芯片40之间设置一金属隔片，金属隔片能够实现第一芯片20的源极和第二芯片40的漏极的导通，同时可以使得第一芯片20和第二芯片40之间形成一定的间隙，使得引线能够通过该间隙引出，从而使第一芯片20的栅极键合至栅极引脚13，当采用栅极导电板31时，栅极导电板31的一端连接至栅极引脚13，另一端形成两个键合触角(如两根键合引线)，一个键合触角连接至第一芯片20的栅极、另一个键合触角连接至第二芯片40的栅极。这种方式中，第一芯片20和第二芯片40在竖直方向上的投影无需错位布置。
64.第二种方式中，可采用第一芯片20和第二芯片40错位布置的方式，以使得第一芯片20的栅极露出，以便键合。图2和图3展示了两种错位布置的方式。图2的方式中，第一芯片20的栅极和第二芯片40的栅极位于相对的两侧，栅极导电板31呈m字形结构，栅极导电板31上向下延伸设置有三个连接端，三个连接端分别连接至第一芯片20的栅极、第二芯片40的栅极和栅极引脚13。图3所展示的方式中，结构类似，区别在于第一芯片20的栅极和第二芯片40的栅极位于同一侧布置。
65.第三种方式中，可采用第一芯片20和第二芯片40在竖直方向上重合布置，对第二芯片40沿其中心轴线进行旋转，如旋转45
°
，使第一芯片20的栅极露出。
66.不论何种方式，最终目的均是为了使第一芯片20的栅极和第二芯片40的栅极能够共同键合至栅极引脚13。应当理解，本领域技术人员也可根据其他能够实现上述目的的通用做法来实现本发明的技术方案，也应当落入本发明的保护范围。
67.具体的，源极导电板30和栅极导电板31由铜或铝制成。
68.由于mosfet功率芯片的源极采用源极导电板30与源极引脚12相连，栅极采用栅极导电板31与栅极引脚13相连，这样，相对于现有的金属丝键合，具有更小的导通电阻，另外，导电板相较于金属丝键合，具有更大的容积，可以提高吸热能力，进而改善运行时的瞬时温度波动。
69.实施例二：
70.在实施例一的基础上，源极导电板30的一侧向下延伸设置有连接部，连接部连接至源极引脚12；源极引脚12上开设有收纳槽，收纳槽与连接部相匹配。通过收纳槽和连接部的配合，使得源极导电板30的连接部可贴装入收纳槽中，并利用可导电性质的粘结物质00进行连接，这样，在安装源极导电板30时，即可对源极导电板30进行限位，这样，可以达到更加精准的对位，且封装时，可改善因可导电的粘结物质00流动所导致的源极导电板30偏转、旋转或翘曲的问题。
71.实施例三：
72.一种外露型双芯串联封装体的封装方法，包括如下步骤：
73.s1，在基岛10上涂覆可导电性质的粘结物质00，使第一芯片20的漏极通过粘结物质00与基岛10连接；
74.s2，在第一芯片20的源极涂覆粘结物质00，使第二芯片40的漏极通过粘结物质00连接至第一芯片20的源极，并使第一芯片20的栅极露出；
75.s3，在第一芯片20的栅极、第二芯片40的源极、第二芯片40的栅极、引线框架70的源极引脚12、引线框架70的栅极引脚13均涂覆粘结物质00，将源极导电板30通过粘结物质00连接源极引脚12和第二芯片40的源极；
76.s4，将栅极导电板31通过粘结物质00连接第一芯片20的栅极、第二芯片40的栅极和栅极引脚13；
77.s5，进行塑封，形成塑封体60；
78.s6，切单，得到外露型双芯串联封装体。
79.通过此种封装方式，可以实现两个mosfet功率芯片的串联。
80.在另一种实施方式中，如图8所示，上述s5步骤在进行塑封时通过模具成型防护凹槽601，使防护凹槽601的下端面与源极导电板30的上端面处于同一平面并使源极导电板30的上端面暴露在空气中。
81.实施例四：
82.一种pcb板，包括至少一个上述的封装体，具体封装体的数量根据pcb板的设计确定。在封装过程中，即完成双mosfet功率芯片的串联，当应用需要更高电压需求的时候，pcb板上只要安装焊接一个内埋双芯串联封装体，即可避免了pcb板上贴装更多个单颗mosfet功率芯片的封装体，除了可以节省pcb板所需要占用的面积成本之外，还可以减少mosfet功率芯片封装体的使用与生产成本。
83.以上公开的仅为本发明的几个具体实施例，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。