一种外露串联双芯片组封装体、封装方法及PCB板与流程

一种外露串联双芯片组封装体、封装方法及pcb板
技术领域
1.本发明涉及半导体封装领域，特别涉及一种外露串联双芯片组封装体、封装方法及pcb板。


背景技术：

2.传统典型的mosfet功率芯片封装，一般都采用一个封装体中放置单一mosfet功率芯片为封装体型态，而mosfet功率芯片封装过程的关键工序会因为应用的不同，分成数种的封装工艺方法与步骤。比较关键的工序变化，主要是从芯片正面的功能区域引出芯片外的金属引线框内引脚键合的方式，而键合的方式不外乎是纯金属丝键合、金属带加金属丝混合键合、金属片搭配金属锡膏键合加金属丝混合键合以及全金属片搭配金属锡膏键合。
3.上述不同的键合技术其工艺流程与方法也都有所不同，但无论何种键合方式，其基本都存在单一封装体中装置单一mosfet功率芯片为传统的主流封装模式。
4.现有传统单mosfet功率芯片封装体模式存在如下缺陷：
5.1.传统单一功率芯片的封装型式如果应用在更高电压的情况下，则需要特别再开发单一更高电压的mosfet功率芯片再进行单一mosfet功率芯片封装，如此需要增加开发的费用增加生产成本、延长产品开发周期；
6.2.增加更高电压mosfet功率芯片的开发，就会增加不同mosfet功率芯片的库存成本；
7.3.另一种方式就是采用多颗单一mosfet功率芯片封装体，再进行多个低功率的mosfet功率芯片进行串联，并焊接在pcb板，以增加电压，如此会增加单一封装体的数量，亦增加了封装体的数量及塑封体的生产成本；
8.4.多颗单一mosfet功率芯片的封装体串联焊接在pcb板上的同时，又增加了pcb板的使用面积，如此又增加了pcb板面积的生产成本与库存成本。
9.5.现有mosfet功率芯片的封装体均为通过塑封体将功率芯片完全包覆，当功率较高时，散热不及时，极易因为由于功率芯片温度过高而导致损坏。
10.所以上述现有传统的单一mosfet功率芯片，所呈现的缺陷亦是目前业界急待克服与降低成本的趋势，也是目前需要mosfet高电压加速快充电领域想要降低成本的难点。


技术实现要素：

11.本发明提供一种外露串联双芯片组封装体，可以解决现有技术中单一芯片封装方式所存在的成本较高、开发周期长、散热效果差的问题。
12.本发明还提供了一种外露串联双芯片组封装体的封装方法，用于制备上述封装体。
13.本发明还提供了一种pcb板，可以减小线路板面积，降低pcb板生产成本。
14.一种外露串联双芯片组封装体，包括引线框架和塑封体，还包括第一芯片组、第二芯片组、源极导电板和栅极导电板；
15.所述第一芯片组包括第一芯片和第二芯片，所述第二芯片组包括第三芯片和第四芯片，所述第二芯片组和所述第一芯片组上下层叠布置；其中，
16.所述源极导电板、所述第四芯片、所述第三芯片、所述第二芯片、所述第一芯片和所述引线框架由上至下依次布置；
17.所述第一芯片的漏极通过基岛连接至漏极引脚，所述第二芯片的漏极与所述第一芯片的源极相贴合，所述第三芯片的漏极与所述第二芯片的源极相贴合，所述第四芯片的漏极与所述第三芯片的源极相贴合；
18.所述第四芯片的源极通过所述源极导电板连接至源极引脚；
19.所述第一芯片的栅极、所述第二芯片的栅极、所述第三芯片的栅极和所述第四芯片的栅极均通过所述栅极导电板连接至栅极引脚；其中，
20.所述源极导电板部分位于所述塑封体的外侧。
21.更优地，所述第一芯片和所述第二芯片错位布置，以使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影；所述第三芯片和所述第四芯片错位布置，以使所述第三芯片的栅极沿竖直方向上的投影完全外露于所述第四芯片的投影；
22.所述第一芯片组和所述第二芯片组错位布置，以使所述第一芯片的栅极和所述第二芯片的栅极沿竖直方向上的投影完全外露于所述第三芯片和所述第四芯片的投影。
23.更优地，所述栅极导电板包括第一栅极板、第二栅极板和第三栅极板；
24.所述第一芯片和所述第二芯片错位布置，以使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影；所述第三芯片和所述第四芯片错位布置，以使所述第三芯片的栅极沿竖直方向上的投影完全外露于所述第四芯片的投影；所述第二芯片和所述第三芯片错位布置，以使所述第二芯片的栅极沿竖直方向上的投影完全外露于所述第三芯片的投影；
25.所述第一栅极板连接所述第一芯片的栅极和所述栅极引脚，所述第二栅极板连接所述第二芯片的栅极和所述第三栅极板，所述第三栅极板连接所述第三芯片的栅极、所述第四芯片的栅极和所述第一栅极板。
26.更优地，所述源极导电板的一侧延伸设置有连接部，所述连接部连接至所述引线框架的源极引脚；所述源极引脚上开设有收纳槽，所述收纳槽与所述连接部相匹配。
27.更优地，所述源极导电板和所述栅极导电板由铜或铝制成。
28.更优地，所述第一芯片和所述第二芯片之间设置有一金属隔片，所述第一芯片的源极和所述第二芯片的漏极通过所述金属隔片相连接，所述金属隔片使所述第一芯片与所述第二芯片之间形成一用于容纳键合引线的键合空间；
29.所述第二芯片和所述第三芯片之间设置有一金属隔片，所述第二芯片的源极和所述第三芯片的漏极通过所述金属隔片相连接，所述金属隔片使所述第二芯片与所述第三芯片之间形成一用于容纳键合引线的键合空间；
30.所述第三芯片和所述第四芯片之间设置有一金属隔片，所述第三芯片的源极和所述第四芯片的漏极通过所述金属隔片相连接，所述金属隔片使所述第三芯片与所述第四芯片之间形成一用于容纳键合引线的键合空间。
31.一种外露串联双芯片组封装体的封装方法，包括如下步骤：
32.s1，在基岛上涂覆可导电性质的粘结物质，使第一芯片的漏极通过粘结物质与所
述基岛连接；
33.s2，在所述第一芯片的源极涂覆粘结物质，使第二芯片的漏极通过粘结物质连接至所述第一芯片的源极，并使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影；
34.s3，在所述第二芯片的源极涂覆粘结物质，使第三芯片的漏极通过粘结物质连接至所述第二芯片的源极，并使所述第二芯片的栅极沿竖直方向上的投影完全外露于所述第三芯片的投影；
35.s4，在所述第三芯片的源极涂覆粘结物质，使第四芯片的漏极通过粘结物质连接至所述第三芯片的源极，并使所述第三芯片的栅极沿竖直方向上的投影完全外露于所述第四芯片的投影；
36.s5，在第一芯片的栅极、第二芯片的栅极、第三芯片的栅极、第四芯片的栅极、引线框架的源极引脚、引线框架的栅极引脚均涂覆粘结物质，将源极导电板通过粘结物质连接所述源极引脚和所述第四芯片的源极；
37.s6，将栅极导电板通过粘结物质连接所述第一芯片的栅极、所述第二芯片的栅极、所述第三芯片的栅极、所述第四芯片的栅极和所述栅极引脚；
38.s7，进行塑封，形成塑封体；
39.s8，切单，得到外露串联双芯片组封装体。
40.一种外露串联双芯片组封装体的封装方法，包括如下步骤：
41.s1，在基岛上涂覆可导电性质的粘结物质，使第一芯片的漏极通过粘结物质与所述基岛连接；
42.s2，在所述第一芯片的源极涂覆粘结物质，使第二芯片的漏极通过粘结物质连接至所述第一芯片的源极，并使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影；
43.s3，在所述第二芯片的源极涂覆粘结物质，使第三芯片的漏极通过粘结物质连接至所述第二芯片的源极，并使所述第二芯片的栅极沿竖直方向上的投影完全外露于所述第三芯片的投影；
44.s4，在所述第三芯片的源极涂覆粘结物质，使第四芯片的漏极通过粘结物质连接至所述第三芯片的源极，并使所述第三芯片的栅极沿竖直方向上的投影完全外露于所述第四芯片的投影；
45.s5，在第一芯片的栅极、第二芯片的栅极、第三芯片的栅极、第四芯片的栅极、引线框架的源极引脚、引线框架的栅极引脚均涂覆粘结物质，将源极导电板通过粘结物质连接所述源极引脚和所述第四芯片的源极；
46.s6，将第一栅极板连接至所述栅极引脚和所述第一芯片的栅极，将第二栅极板连接至所述第二芯片的栅极和所述第三栅极板，将所述第三栅极板连接至所述第二栅极板、所述第三芯片的栅极、所述第四芯片的栅极和所述第一栅极板；
47.s7，进行塑封，形成塑封体；
48.s8，切单，得到外露串联双芯片组封装体。
49.一种pcb板，包括至少一个如上述的封装体。
50.本发明提供一种外露串联双芯片组封装体，至少可以达到如下效果之一：
51.1.可实现相同电流、相同面积的塑封体的情况下，提高电压强度；
52.2.借助双芯片组异极性串联键合塑封结构，可以减少至少一个芯片塑封体的制造成本；
53.3.采用功率芯片异极性串联键合塑封结构，可以减少不同功率芯片的开发、生产及封装体的库存成本。
54.4.通过使源极导电板外露，可以提高散热效率。
55.本发明提供一种外露串联双芯片组封装体的封装方法，工艺流程简单。
56.本发明提供了一种pcb板，可实现同面积的塑封体，减少使用pcb板因为需要增加更高功率而导致使用面积及成本的增加。
附图说明
57.图1为本发明提供的一种外露串联双芯片组封装体的内部结构示意图一；
58.图2为本发明提供的一种外露串联双芯片组封装体的内部结构示意图二；
59.图3为本发明提供的一种外露串联双芯片组封装体的内部结构示意图三；
60.图4为本发明提供的一种外露串联双芯片组封装体的内部结构示意图四；
61.图5为本发明提供的一种外露串联双芯片组封装体的内部结构示意图五；
62.图6为本发明提供的一种外露串联双芯片组封装体的内部结构示意图六；
63.图7为另一实施例提供的一种外露串联双芯片组封装体的内部结构示意图；
64.图8为本发明提供的一种外露串联双芯片组封装体的结构示意图；
65.图9为图8的剖面结构示意图。
66.附图标记说明：
67.00粘结物质；10基岛；11漏极引脚；12源极引脚；13栅极引脚；20第一芯片；21第二芯片；30源极导电板；31栅极导电板；311第一栅极板；312第二栅极板；313第三栅极板；40第三芯片；41第四芯片；60塑封体。
具体实施方式
68.下面结合附图，对本发明的一个具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
69.实施例一：
70.如图1至图6所示，本发明实施例提供的一种外露串联双芯片组封装体，包括引线框架、塑封体60、第一芯片组、第二芯片组、源极导电板30和栅极导电板31，第二芯片组和第一芯片组上下层叠布置，其中，
71.第一芯片组包括第一芯片20和第二芯片21，第二芯片21和第一芯片20上下层叠布置且第一芯片20的源极与第二芯片21的漏极相对布置；第一芯片20的漏极键合至引线框架的漏极引脚11、第一芯片20的源极键合至第二芯片21的漏极；
72.第二芯片组包括第三芯片40和第四芯片41，第四芯片41和第三芯片40上下层叠布置且第三芯片40的源极与第四芯片41的漏极相对布置；第三芯片40的漏极键合至第二芯片21的源极；
73.第一芯片20、第二芯片21、第三芯片40和第四芯片41的栅极均键合至引线框架的
栅极引脚13；第四芯片41的源极通过源极导电板30连接至源极引脚12，源极导电板30部分位于所述塑封体60的外侧。
74.本实施例中，以第一芯片20、第二芯片21、第三芯片40和第四芯片41均为mosfet功率芯片为例进行说明。
75.如图1和图6所示，其依次展示了省略部分结构时的结构示意图，图4和图5展示了栅极导电板31和第一芯片20至第四芯片41的连接结构示意图。其中，如图6所示，源极导电板30、第四芯片41、第三芯片40、第二芯片21、第一芯片20和引线框架由上至下依次布置；
76.如图1所示，第一芯片20的漏极通过基岛10连接至漏极引脚11，第二芯片21的漏极与第一芯片20的源极相贴合，如图4所示，第三芯片40的漏极与第二芯片21的源极相贴合，第四芯片41的漏极与第三芯片40的源极相贴合；
77.如图2所示，第一芯片20和第二芯片21沿某一方向错位布置，使的第一芯片20的栅极沿竖直方向上的投影完全外露于第二芯片21的投影，以便于后续的栅极键合；如图4所示，第三芯片40和第四芯片41沿某一方向错位布置，其错位方向和第一芯片20与第二芯片21的错位方向相同，以使的第三芯片40的栅极沿竖直方向上的投影完全外露于第四芯片41的投影，以便于后续的栅极键合；
78.如图4和图5所示，第一芯片组和第二芯片组错位布置，以使第一芯片20的栅极和第二芯片21的栅极沿竖直方向上的投影完全外露于第三芯片40和第四芯片41的投影。
79.具体以图5所示为例，第一芯片20和第二芯片21沿漏极引脚11所在一侧的方向错位布置，第三芯片40和第四芯片41同样沿漏极引脚11所在一侧的方向错位布置，而第一芯片组和第二芯片组的错位方向垂直于漏极引脚11所在一侧的方向错位布置。
80.如图6所示，第四芯片41的源极通过源极导电板30连接至源极引脚12；第一芯片20的栅极、第二芯片21的栅极、第三芯片40的栅极和第四芯片41的栅极均通过栅极导电板31连接至栅极引脚13。具体的，如图4和图5所示为例，栅极导电板31大致呈一个m字形结构和一个n字形结构相贴合固定的结构，其m字形结构包括三个向下延伸设置的第一键合脚，三个第一键合脚分别连接至栅极引脚13、第一芯片20的栅极和第二芯片21的栅极，n字形结构包括两个向下延伸设置的第二键合脚，两个第二键合脚分别连接至第三芯片40的栅极和第四芯片41的栅极，n字形结构和m字形结构相连接。通过该栅极导电板31，使得第一芯片20、第二芯片21、第三芯片40、第四芯片41和栅极引脚13相互键合，实现电连接。
81.由于第二芯片21的漏极和第一芯片20的源极相贴合，为了使第一芯片20的栅极能够顺利引出栅极导电板31或引线(当采用引线键合时)，以便能够进行键合，还可采用如下几种方式用来实现上述目的。
82.第一种方式中，通过在第一芯片20和第二芯片21之间设置一金属隔片，金属隔片能够实现第一芯片20的源极和第二芯片21的漏极的导通，同时可以使得第一芯片20和第二芯片21之间形成一定的间隙，使得引线能够通过该间隙引出，从而使第一芯片20的栅极键合至栅极引脚13，当采用栅极导电板31时，栅极导电板31的一端连接至栅极引脚13，另一端形成两个键合触角(如两根键合引线)，一个键合触角连接至第一芯片20的栅极、另一个键合触角连接至第二芯片21的栅极。这种方式中，第一芯片20和第二芯片21在竖直方向上的投影无需错位布置。第二芯片21和第三芯片40以及第三芯片40和第四芯片41之间同理。
83.第二中方式中，可采用第一芯片20和第二芯片21错位布置的方式，以使得第一芯
片20的栅极露出，以便键合。上述图1至图6展示并描述了一种错位布置方式。
84.如图7所示，展示了另一种错位布置方式。第一芯片20的栅极和第二芯片21的栅极位于相对的两侧，第三芯片40的栅极和第四芯片41的栅极位于相对的两侧，第二芯片21的栅极和第三芯片40的栅极位于相对的两侧。栅极导电板31包括第一栅极板311、第二栅极板312和第三栅极板313，第一栅极板311连接第一芯片20的栅极和栅极引脚13，第二栅极板312连接第二芯片21的栅极和第三栅极板313，第三栅极板313连接第三芯片40的栅极、第四芯片41的栅极和第一栅极板311；第四芯片41的源极通过源极导电板30连接至源极引脚12。
85.可以理解的是，也可以通过改变源极导电板30和栅极导电板31的形状，和/或改变源极引脚12和栅极引脚13的位置和形状，对mosfet功率芯片进行适配，实现mosfet功率芯片串联过程。
86.第三种方式中，可采用第一芯片20和第二芯片21在竖直方向上重合布置，对第二芯片21沿其中心轴线进行旋转，如旋转45
°
，使第一芯片20的栅极露出。第三芯片40和第四芯片41同理，不再赘述。
87.不论何种方式，最终目的均是为了使第一芯片20的栅极、第二芯片21的栅极、第三芯片40的栅极和第四芯片41的栅极能够共同键合至栅极引脚13。应当理解，本领域技术人员也可根据其他能够实现上述目的的通用做法来实现本发明的技术方案，也应当落入本发明的保护范围。
88.值得注意的是，如图8和图9所示，源极导电板30的上端面与塑封体60的上端面相持平，使源极导电板30的上端面暴露于空气中，这种结构有利于源极导电板30能够更好的将芯片的热量导出至外界，以避免塑封体60内部温度过高而损伤芯片。
89.具体的，源极导电板30和栅极导电板31由铜或铝制成。
90.由于mosfet功率芯片的源极采用源极导电板30与源极引脚12相连，栅极采用栅极导电板31与栅极引脚13相连，这样，相对于现有的金属丝键合，具有更小的导通电阻，另外，导电板相较于金属丝键合，具有更大的容积，可以提高吸热能力，进而改善运行时的瞬时温度波动。
91.实施例二：
92.在实施例一的基础上，源极导电板30的一侧向下延伸设置有连接部，连接部连接至源极引脚12；源极引脚12上开设有收纳槽，收纳槽与连接部相匹配。通过收纳槽和连接部的配合，使得源极导电板30的连接部可贴装入收纳槽中，并利用可导电的粘结物质00进行连接，这样，在安装源极导电板30时，即可对源极导电板30进行限位，这样，可以达到更加精准的对位，且封装时，可改善因可导电的粘结物质00流动所导致的源极导电板30偏转、旋转或翘曲的问题。
93.实施例三：
94.一种外露串联双芯片组封装体的封装方法，包括如下步骤：
95.s1，在基岛10上涂覆可导电性质的粘结物质00，使第一芯片20的漏极通过粘结物质00与所述基岛10连接，可导电性质粘结物质00可选用金属锡膏、导电银胶或其他可导电性质的粘结物质00；
96.s2，在所述第一芯片20的源极涂覆粘结物质00，使第二芯片21的漏极通过粘结物质00连接至所述第一芯片20的源极，并使所述第一芯片20的栅极沿竖直方向上的投影完全
外露于所述第二芯片21的投影；
97.s3，在所述第二芯片21的源极涂覆粘结物质00，使第三芯片40的漏极通过粘结物质00连接至所述第二芯片21的源极，并使所述第二芯片21的栅极沿竖直方向上的投影完全外露于所述第三芯片40的投影；
98.s4，在所述第三芯片40的源极涂覆粘结物质00，使第四芯片41的漏极通过粘结物质00连接至所述第三芯片40的源极，并使所述第三芯片40的栅极沿竖直方向上的投影完全外露于所述第四芯片41的投影；
99.s5，在第一芯片20的栅极、第二芯片21的栅极、第三芯片40的栅极、第四芯片41的栅极、引线框架的源极引脚12、引线框架的栅极引脚13均涂覆粘结物质00，将源极导电板30通过粘结物质00连接所述源极引脚12和所述第四芯片41的源极；
100.s6，将栅极导电板31通过粘结物质00连接所述第一芯片20的栅极、所述第二芯片21的栅极、所述第三芯片40的栅极、所述第四芯片41的栅极和所述栅极引脚13；
101.s7，进行塑封，形成塑封体60；
102.s8，切单，得到外露串联双芯片组封装体。
103.通过此种封装方式，可以实现两个mosfet功率芯片的串联。
104.在另一种实施方式中，栅极导电板31包括第一栅极板311、第二栅极板312和第三栅极板313，上述s6步骤为：将第一栅极板311连接至所述栅极引脚13和所述第一芯片20的栅极，将第二栅极板312连接至所述第二芯片21的栅极和所述第三栅极板313，将所述第三栅极板313连接至所述第二栅极板312、所述第三芯片40的栅极、所述第四芯片41的栅极和所述第一栅极板311，其他同上述步骤。
105.实施例四：
106.一种pcb板，包括至少一个上述的封装体，具体封装体的数量根据pcb板的设计确定。在封装过程中，即完成双mosfet功率芯片组的串联，当应用需要更高电压需求的时候，pcb板上只要安装焊接一个内埋串联双芯片组封装体，即可避免了pcb板上贴装更多个单颗mosfet功率芯片的封装体，除了可以节省pcb板所需要占用的面积成本之外，还可以减少mosfet功率芯片封装体的使用与生产成本。
107.以上公开的仅为本发明的几个具体实施例，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。