电力用半导体装置、电力用半导体装置的制造方法及电力转换装置与流程

1.本公开涉及一种电力用半导体装置。


背景技术：

2.使用碳化硅(sic)基板的半导体装置(以下称为“sic半导体装置”)在耐电压和耐热性方面优于使用硅(si)基板的半导体装置(以下称为“si半导体装置”)。为了实现半导体装置的高耐压化、低损耗化、或者在高温环境下的使用等，以往，将sic半导体装置应用于mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应晶体管)或igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)等电力用半导体装置。
3.sic具有比si高的绝缘破坏电场强度，因此，sic半导体装置能够使用于实现相同耐压的耐压层(漂移层)比si半导体装置薄。另外，sic半导体装置与si半导体装置相比，能够提高耐压层的杂质掺杂量。由于这些理由，sic半导体装置与si半导体装置相比，能够得到大幅减小的导通电阻。例如，耐压为1kv以上且1.2kv以下的sic-mosfet的导通电阻为5mωcm2以下，与相同耐压的si-mosfet或si-igbt相比，为一半以下的值。
4.今后，可预想随着制造成本的改善、工艺技术的提高以及其他性能的提高，作为逆变器部件的si-igbt的大部分会被置换为sic半导体装置。现在，为了降低sic半导体装置的通电时的损耗，开发出沟槽栅型的sic-mosfet或sic-igbt。
5.但是，在沟槽栅型的sic-mosfet或sic-igbt中，存在在用于形成沟槽的蚀刻时在沟槽内壁产生损伤层的问题。
6.在专利文献1中，公开了将沟槽内壁的损伤层除去的sic-mosfet的制造方法。根据专利文献1的制造方法，在半导体基板的表面及沟槽的内壁上，形成半导体基板的表面上的厚度比沟槽的内壁的厚度厚的沉积膜。然后，除去沉积膜的覆盖沟槽的内壁的部分，使沟槽的内壁露出。接着，在沟槽的内壁上使氧化膜生长后，除去沉积膜和氧化膜。根据该方法，通过在半导体基板的表面形成沉积膜，在沟槽的内壁上使氧化膜生长时，在半导体基板的表面难以形成氧化膜。因此，能够维持半导体基板的表面的扩散层。
7.在先技术文献
8.专利文献
9.专利文献1：日本特开2017-126630号公报


技术实现要素：

10.发明要解决的课题
11.功率模块具备：电力用半导体装置；以及与电力用半导体装置连接的通电用的线。当将通电用的线与沟槽栅型的电力用半导体装置连接时，存在如下问题：在连接时由于从线施加到电力用半导体装置的应力而使沟槽栅被破坏，功率模块不再工作。
12.在通过专利文献1的制造方法制造的sic-mosfet中，由于在沟槽内均匀地形成有栅电极，因此，当从周围受到应力时，在与sic基板之间会发生栅电极的偏移等破坏。该现象对于与沟槽栅平行的方向的应力特别显著。
13.本公开是为了解决上述那样的问题而完成的，其目的在于提供一种即使施加应力也不容易破坏的沟槽栅型的电力用半导体装置。
14.用于解决课题的手段
15.本公开的电力用半导体装置具备：sic基板；漂移层，其形成在sic基板上，是第一导电型；第一杂质区域，其形成在漂移层的表层，是与第一导电型不同的第二导电型；第二杂质区域，其选择性地形成在第一杂质区域的表层，是第一导电型；沟槽，其贯通第一杂质区域和第二杂质区域并到达漂移层；栅电极，其嵌入到沟槽内，在上表面具有v字型的槽；以及氧化膜，其形成在栅电极的包含槽的上表面，v字型的槽的底部比第一杂质区域深。
16.本公开的电力用半导体装置的制造方法中，在sic基板上形成第一导电型的漂移层，在漂移层的表层形成与第一导电型不同的第二导电型的第一杂质区域，在第一杂质区域的表层选择性地形成第一导电型的第二杂质区域，形成贯通第一杂质区域和第二杂质区域并到达漂移层的沟槽，在沟槽内形成在上表面具有v字型的槽的栅电极，在栅电极的包含槽的上表面形成氧化膜。
17.发明的效果
18.在本公开的电力用半导体装置中，在栅电极的槽的表面形成氧化膜的过程中产生体积膨胀，因此，经由栅绝缘膜的栅电极与沟槽的接合强度提高。结果，即使施加应力，栅电极也不容易破坏。
附图说明
19.图1是实施方式1的sic-mosfet的剖视图。
20.图2是表示实施方式1的sic-mosfet的制造工序的流程图。
21.图3是实施方式1的sic-mosfet的制造中途的剖视图。
22.图4是实施方式1的sic-mosfet的制造中途的剖视图。
23.图5是实施方式1的sic-mosfet的制造中途的剖视图。
24.图6是实施方式1的sic-mosfet的制造中途的剖视图。
25.图7是实施方式1的sic-mosfet的制造中途的剖视图。
26.图8是实施方式1的sic-mosfet的制造中途的剖视图。
27.图9是实施方式1的sic-mosfet的制造中途的剖视图。
28.图10是实施方式1的sic-mosfet的制造中途的剖视图。
29.图11是实施方式1的sic-mosfet的制造中途的剖视图。
30.图12是实施方式1的sic-mosfet的制造中途的剖视图。
31.图13是实施方式1的sic-mosfet的制造中途的剖视图。
32.图14是实施方式1的sic-mosfet的沟槽栅周边的放大剖视图。
33.图15是表示实施方式1的sic-mosfet的截面的显微镜照片。
34.图16是实施方式1的sic-mosfet的俯视图。
35.图17是图16的a-a’剖视图。
36.图18是表示实施方式1的半导体模块的图。
37.图19是表示栅电极的凹陷的深度与漏电流的关系的图。
38.图20是表示栅电极的凹陷的侧面的角度与漏电流的关系的图。
39.图21是实施方式2的sic-mosfet的剖视图。
40.图22是实施方式2的sic-mosfet的制造中途的剖视图。
41.图23是实施方式2的sic-mosfet的制造中途的剖视图。
42.图24是实施方式2的sic-mosfet的沟槽栅周边的放大剖视图。
43.图25是实施方式3的sic-mosfet的剖视图。
44.图26是表示实施方式3的sic-mosfet的制造工序的流程图。
45.图27是表示实施方式3的sic-mosfet的制造工序中的镀敷处理和镀敷预处理的流程图。
46.图28是实施方式3的半导体模块的制造中途的剖视图。
47.图29是实施方式3的半导体模块的剖视图。
48.图30是实施方式3的第一变形例的sic-mosfet的剖视图。
49.图31是实施方式3的第二变形例的sic-mosfet的剖视图。
50.图32是表示实施方式4的电力转换系统的结构的框图。
具体实施方式
51.＜a.实施方式1＞
52.＜a-1.结构＞
53.图1是表示sic-mosfet101的主要部分的单元结构的剖视图。sic-mosfet101是具有沟槽栅结构的实施方式1的电力用半导体装置。在图1中示出了5个单元结构，但sic-mosfet101的单元数不限于此。实际上，图1所示的单元结构在纸面的横向上连续任意数量。
54.sic-mosfet101具备n型的sic基板1、由n型的sic构成的漂移层2、p型的基极区域3、n型的源极区域4、p型的底部基极区域5、栅绝缘膜6、栅电极7、氧化膜8、层间绝缘膜9、源电极10以及漏电极11。在图1中，将sic基板1的纸面上侧的主面设为第一主面(以下，也称为“正面”)，将纸面下侧的主面设为第二主面(以下，也称为“背面”)。
55.漂移层2在sic基板1的第一主面上外延生长。在漂移层2的表层选择性地形成基极区域3作为第一杂质区域。在基极区域3的表层选择性地形成源极区域4作为第二杂质区域。从源极区域4的表面，形成贯通源极区域4和基极区域3并到达漂移层2的深度的沟槽19。在沟槽19的底部的漂移层2形成底部基极区域5作为第三杂质区域。在沟槽19的内壁形成栅绝缘膜6。在沟槽19的内部形成栅电极7。栅电极7的上表面被氧化膜8覆盖。在氧化膜8的上部和源极区域4的上部形成层间绝缘膜9。在基极区域3、源极区域4及层间绝缘膜9的上部形成源电极10。在sic基板1的第二主面形成漏电极11。
56.此外，底部基极区域5不限于与沟槽19的底部接触地设置，也可以在漂移层2内比沟槽19的底部靠下方分离地设置。另外，底部基极区域5不限于覆盖沟槽19的整个底部，只要以覆盖沟槽19的底部的至少一部分的方式设置即可。例如，底部基极区域5可以沿着沟槽19的延伸方向而隔开间隔地周期性地配置，也可以设置成在与延伸方向正交的截面中覆盖沟槽19的底部的一半左右。或者，底部基极区域5也可以构成为，通过以在沟槽19的宽度方
向上伸出的方式覆盖整个底部，使底部基极区域5的宽度大于沟槽19的宽度。
57.底部基极区域5不限于沿着沟槽19的延伸方向设置，也可以通过在与沟槽19的延伸方向正交的方向上延伸地设置多个，在延伸方向上对沟槽19的底部部分地周期性覆盖。
58.底部基极区域5也可以在漂移层2内且在邻接的沟槽19之间与沟槽19的延伸方向平行地设置。在该情况下，底部基极区域5不限定于直线性地连续设置，也可以在沟槽19的延伸方向上隔开间隔而周期性地设置。底部基极区域5的形成位置从漂移层2的最表层起的深度可以与沟槽19的底部的深度相同，另外，也可以比沟槽19的底部的深度浅或深。
59.＜a-2.制造工序＞
60.图2是表示sic-mosfet101的制造工序的流程图。以下，沿着图2的流程说明sic-mosfet101的制造工序。首先，准备n型的sic基板1(步骤s1)。然后，如图3所示，在sic基板1的正面上形成由n型的sic构成的漂移层2作为外延膜。
61.接着，在漂移层2上形成由抗蚀剂等构成的掩模(未图示)，从掩模的开口部向漂移层2离子注入p型杂质。由此，如图4所示，在漂移层2的表层形成p型的基极区域3(步骤s2)。p型杂质例如是硼(b)或铝(al)。
62.之后，在基极区域3上形成由抗蚀剂等构成的掩模(未图示)，从掩模的开口部向基极区域3离子注入n型杂质。由此，如图5所示，在基极区域3的表层选择性地形成n型的源极区域4(步骤s3)。源极区域4在基极区域3的表层选择性地形成意味着基极区域3的表层中存在形成有源极区域4的部分和未形成源极区域4的部分。作为n型杂质，例如可举出磷(p)或氮(n)。
63.接着，通过热处理装置(未图示)在高温下对sic晶片进行热处理。由此，注入到基极区域3及源极区域4的p型杂质及n型杂质电活性化。
64.接着，在基极区域3及源极区域4的表面形成由抗蚀剂等构成的掩模(未图示)。然后，通过使用了等离子体的干式蚀刻等，如图6所示形成沟槽19(步骤s4)。在此，在无法形成具有形成沟槽19的厚度的抗蚀剂掩模的情况下，在基极区域3及源极区域4的表面形成例如以teos为原料的氧化膜，利用抗蚀剂掩模对该氧化膜进行干式蚀刻即可。由此，能够形成深的沟槽19。
65.之后，在沟槽19的底部离子注入p型杂质。由此，如图7所示，在沟槽19的底部形成p型的底部基极区域5。底部基极区域5起到缓和沟槽栅的底部的电场的作用。在此，p型杂质例如为硼(b)或铝(al)。
66.接着，为了除去形成沟槽19时的等离子体损伤，使用热氧化法对沟槽19的内壁和基极区域3及源极区域4的表面进行氧化。在此，要氧化的层越厚，越能够除去等离子体损伤，但相应地基极区域3及源极区域4减少。因此，要氧化的层的厚度为20nm以上且80nm以下，更优选为30nm以上且70nm以下。发明人通过测定栅电极7与源电极10之间的漏电流，确认了通过上述的氧化量充分地除去沟槽19的内壁的等离子体损伤这一情况。
67.之后，如图8所示，通过化学气相生长等沉积法或热氧化法在沟槽19的内壁形成栅绝缘膜6(步骤s5)。栅绝缘膜6形成在沟槽19的侧面和底面。沟槽19的底面的栅绝缘膜6具有与沟槽19的侧面的栅绝缘膜6同等以上的厚度，优选为厚10％以上。
68.接着，如图9所示，在栅绝缘膜6上形成由多晶硅构成的栅电极7。然后，如图10所示，除去沟槽19的内部以外的剩余的栅电极7，对栅电极7进行图案化(步骤s6)。栅电极7的
图案化优选使用各向同性蚀刻。例如，如果是干式蚀刻，则优选利用使用含有六氟化硫(sf6)的气体生成的等离子体的蚀刻，如果是湿式蚀刻，则优选利用含有氢氟酸和硝酸的混合酸的蚀刻。通过这些蚀刻，能够在栅电极7的上表面形成v字型的槽7a。
69.之后，如图11所示，通过热氧化法，在包含v字型的槽7a的栅电极7的上表面形成氧化膜8。形成氧化膜8时的氧化温度优选为850℃以上且1050℃以下，更优选为900℃以上且1000℃以下。氧化膜8的厚度优选为10nm以上且40nm以下，更优选为20nm以上且35nm以下。通过利用热氧化法形成氧化膜8，在构成栅电极7的多晶硅变为硅氧化膜时产生体积膨胀，因此，经由栅绝缘膜6的栅电极7与沟槽19的接合强度提高，详情后述。
70.接着，使用cvd(chemical vapor deposition，化学气相沉积)法在基极区域3、源极区域4及氧化膜8上形成层间绝缘膜9。然后，通过光刻和蚀刻处理对层间绝缘膜9进行图案化，如图12所示，仅在氧化膜8及源极区域4的上部残留层间绝缘膜9(步骤s7)。通过导入b(硼)或p(磷)等杂质，也能够使层间绝缘膜9的角部变圆。通过cvd法沉积的层间绝缘膜9的材料例如为氮化硅(si
x
ny)或氧化硅(sio2)。层间绝缘膜9的厚度优选为0.5μm以上且2.0μm以下。
71.之后，如图13所示，对源电极10进行成膜(步骤s8)。源电极10的材料例如是铝、由铝和硅构成的铝合金、或者镍等。在基极区域3及源极区域4与源电极10之间，也可以适当形成由钛或氮化钛(tin)等钛化合物构成的势垒金属。
72.接着，根据需要，利用砂轮磨削sic基板1的背面，使sic基板1薄板化(步骤s9)。
73.之后，在sic基板1的背面，通过溅射法等形成600nm左右的厚度的镍膜作为漏电极11(步骤s10)。此外，若镍膜的最表面氧化，则与焊料合金的润湿性变差，半导体芯片的接合状态恶化。因此，也能够将金或银等难以氧化的金属作为保护膜形成在镍膜的表面，将由镍膜和保护膜构成的层叠膜作为漏电极11。由此，完成图1所示的sic-mosfet101。
74.＜a-3.作用＞
75.图14是将sic-mosfet101的沟槽栅及其周围的结构放大的剖视图。在图14中，在sic-mosfet101的厚度方向上取y轴，在沟槽19的宽度方向上取z轴，在与yz平面垂直的方向上取x轴。在栅电极7的上表面形成有v字型的槽7a。槽7a是在通过各向同性蚀刻除去栅电极7的剩余部分时形成的。将槽7a的侧面相对于sic-mosfet101的厚度方向(z方向)的角度设为θ。具体而言，θ是图14的纸面上下方向(z方向)与沿着槽7a的侧面引出的直线相交的角度。将槽7a的深度设为d。具体而言，d是栅电极7的上表面的与槽7a邻接的两处的中点与槽7a的底的距离。将栅电极7的深度设为t。具体而言，t是栅电极7的上表面的与槽7a邻接的两处的中点与栅电极7的底的距离。
76.通过调整形成源极区域4时的n型杂质离子的注入能量，与源极区域4相接的沟槽19的侧面成为向外侧鼓出的曲线形状。栅电极7的外侧面也成为沿着沟槽19的侧面的形状与源极区域4相向的部分向外侧鼓出、即突出的曲线形状。换言之，栅电极7的与源极区域4相向的部分的宽度从栅电极7的上表面向深度方向变大之后，再次变小。再换言之，栅电极7的侧面在与源极区域4相向的部分具有凸部。在该部分，在栅电极7与沟槽19的侧面之间产生z方向的锚定效应。因此，在sic-mosfet101的厚度方向(图14的y轴负方向)的应力施加于栅电极7时，与栅电极7的外侧面为直线的情况相比，栅电极7与沟槽19的接合强度显著提高。
77.另外，栅电极7的侧面的栅绝缘膜6形成得比栅电极7的底的栅绝缘膜6厚。由此，发明人通过实验确认了栅电极7和栅绝缘膜6向源极区域4的突出量增加，栅电极7与沟槽19的接合强度提高这一情况。
78.图15是表示sic-mosfet101的截面的显微镜照片。图16是sic-mosfet101的俯视图。图17是图16的a-a’剖视图。如图16所示，在源电极10的外侧有终端区域12，在终端区域12的外侧有终端保护膜13。sic-mosfet101的上表面的一部分成为栅连接部14。
79.图18示出了实施方式1的半导体模块110。半导体模块110具备sic-mosfet101、引线框15、17、线18、焊料16以及模制树脂(未图示)。首先，在sic-mosfet101的表面通过线18连接引线框17。接着，在sic-mosfet101的背面通过焊料16连接引线框15。之后，sic-mosfet101、引线框15、17被模制树脂密封，半导体模块110完成。
80.图19示出了故意增大了将线18连接到sic-mosfet101时的载荷的情况下的、半导体模块110组装后的栅电极7与源电极10之间的漏电流与d/t的关系。如上所述，d表示栅电极7的槽7a的深度，t表示栅电极7的深度。根据图19，优选槽7a的深度d为栅电极7的深度t的10％以上且70％以下。根据发明人的分析，可知在d小于t的10％的情况下，由于将线18连接到sic-moset101时的应力，使得栅电极7在图14中的x方向上移动并被破坏。另外，可知在d超过t的70％的情况下，由于将线18连接到sic-moset101时的应力，使得栅电极7以槽7a为起点被破坏。
81.如图18所示，线18键合(bonding)于sic-mosfet101的上表面、即与沟槽19的深度方向(图14的y轴方向)垂直的平面(图14的xz平面)。在线18的方向与由沟槽19的深度方向(图14的y轴方向)和沟槽19的宽度方向(图14的z轴方向)构成的平面(图14的yz平面)不平行的情况下，在线18的连接时向图14的x轴方向的力作用于栅电极7，因此，能够得到sic-mosfet101所具有的特征性的沟槽栅结构所带来的效果。特别是，在线18与沟槽19的深度方向所成的角为60度以下的情况下，可显著地得到由sic-mosfet101所具有的特征性的沟槽栅结构所带来的效果。
82.图20示出了半导体模块110组装后的栅电极7与源电极10之间的漏电流与θ的关系。如上所述，θ是sic-mosfet101的厚度方向(z方向)与槽7a的侧面所成的角。根据图20，优选θ为1度以上且20度以下。根据发明人的分析，能够确认在θ小于1度的情况下，由于将线18连接到sic-mosfet101时的应力，使得在栅电极7上龟裂以槽7a为起点朝向图14的纸面下方发展并破坏栅电极7。另外，可知在θ超过20度的情况下，受到将线18连接到sic-mosfet101时的应力，栅电极7向图14中的x方向移动，从而被破坏。
83.＜a-4.效果＞
84.在上述中，明确地将sic-mosfet101的各半导体层的导电型设为n型或p型来进行了说明。然而，也可以反转各半导体层的导电型。也就是说，在上述中，将sic基板1、漂移层2、源极区域4的导电型设为n型，将基极区域3及底部基极区域5的导电型设为p型，但它们也可以是相反的导电型。
85.如以上说明的那样，实施方式1的sic-mosfet101具备sic基板1、形成在sic基板1上的第一导电型的漂移层2、形成在漂移层的表层的与第一导电型不同的第二导电型的第一杂质区域即基极区域3、形成在第一杂质区域的表层的第一导电型的第二杂质区域即源极区域4、贯通第一杂质区域和多个第二杂质区域并到达漂移层2的沟槽19、嵌入到沟槽19
内且在上表面具有v字型的槽7a的栅电极7、以及形成在栅电极7的包含槽7a的上表面的氧化膜8。因此，在栅电极7的槽7a的表面形成氧化膜8的过程中，产生体积膨胀，从而经由栅绝缘膜6的栅电极7与沟槽19的接合强度提高。结果，即使施加应力，栅电极7也不容易破坏。
86.实施方式1的电力用半导体装置的制造方法中，在sic基板1上形成第一导电型的漂移层2，在漂移层2的表层形成与第一导电型不同的第二导电型的第一杂质区域即基极区域3，在第一杂质区域的表层形成第一导电型的第二杂质区域即源极区域4，形成贯通第一杂质区域和第二杂质区域并到达漂移层2的沟槽19，在沟槽19内形成在上表面具有v字型的槽7a的栅电极7，在栅电极7的包含槽7a的上表面形成氧化膜8。由于在栅电极7的槽7a的表面形成氧化膜8的过程中产生体积膨胀，因此，经由栅绝缘膜6的栅电极7与沟槽19的接合强度提高。结果，即使施加应力，栅电极7也不容易破坏。
87.＜b.实施方式2＞
88.＜b-1.结构＞
89.图21是表示sic-mosfet102的主要部分的单元结构的剖视图。sic-mosfet102是具有沟槽栅结构的实施方式2的电力用半导体装置。在图21中示出了5个单元结构，但sic-mosfet102的单元数不限于此。实际上，图21所示的单元结构在纸面的横向上连续任意数量。
90.在sic-mosfet102中，基极区域3的深度并非是恒定的，在相邻的两个栅电极7之间存在浅的部分和深的部分。基极区域3的浅的部分也称为第一区域，深的部分也称为第二区域。即，基极区域3具有第一区域和比第一区域深的第二区域。而且，在俯视下，源极区域4与第一区域的整体和第二区域的一部分重叠。如图21所示，基极区域3的第二区域与底部基极区域5接触。除了基极区域3的深度以外，sic-mosfet102与sic-mosfet101相同。
91.＜b-2.制造工序＞
92.sic-mosfet102的制造工序如图2所示。基极区域3的形成工序(步骤s2)和源极区域4的形成工序(步骤s3)与实施方式1不同，因此，以下进行说明。
93.在漂移层2上形成由抗蚀剂等构成的掩模(未图示)，从掩模的开口部向漂移层2离子注入p型杂质，从而在漂移层2的表层形成p型的基极区域3(步骤s2)。在此，如图22所示，形成浅的基极区域3和深的基极区域3这两种。
94.之后，在基极区域3上形成由抗蚀剂等构成的掩模(未图示)，从掩模的开口部向基极区域3离子注入n型杂质，从而在基极区域3的表层选择性地形成n型的源极区域4(步骤s3)。在此，源极区域4在俯视下与基极区域3的浅的区域的整体和深的区域的一部分重叠。通过将源极区域4大范围地形成为还与基极区域3的深的区域重叠，电子的注入量增加，导通电阻降低。
95.之后，与实施方式1同样地，将基极区域3及源极区域4活性化，形成沟槽19，如图23所示，在沟槽19的底形成底部基极区域5。之后，与实施方式1同样地，形成栅绝缘膜6、栅电极7、层间绝缘膜9、源电极10以及漏电极11，完成图21所示的sic-mosfet102。
96.＜b-3.效果＞
97.图24是将sic-mosfet102的沟槽栅及其周围的结构放大的剖视图。根据sic-mosfet102的沟槽栅结构，除了sic-mosfet101的沟槽栅结构所带来的效果之外，还能够得到以下的效果。
98.在实施方式2的sic-mosfet102中，作为第一杂质区域的基极区域3具有第一区域和比第一区域深的第二区域。而且，作为第二杂质区域的源极区域4在俯视下与第一区域的整体和第二区域的一部分重叠。这样，通过将源极区域4大范围地形成为还与基极区域3的深的区域重叠，在sic-mosfet102中，电子的注入量增加，导通电阻降低。
99.另外，在sic-mosfet102中，在栅电极7的左侧，基极区域3的第二区域与作为第三杂质区域的底部基极区域5相接。由此，源电极10与p型的底部基极区域5通过p型的基极区域3而电连接。因此，即使在通过开关等对底部基极区域5施加了高电场的情况下，也能够可靠地进行sic-mosfet102的导通和关断的动作。
100.＜c.实施方式3＞
101.＜c-1.结构＞
102.图25是表示sic-mosfet103的主要部分的单元结构的剖视图。sic-mosfet103是具有沟槽栅结构的实施方式3的电力用半导体装置。在图25中示出了5个单元结构，但sic-mosfet103的单元数不限于此。在实施中，图25所示的单元结构在纸面的横向上连续任意数量。
103.图25所示的sic-mosfet103除了图1所示的sic-mosfet101的结构以外还具备源电极20。但是，sic-mosfet103也可以是除了图21所示的sic-mosfet102的结构以外还具备源电极20的结构。源电极20形成在源电极10上。为了区分两者，也将源电极10称为第一源电极，将源电极20称为第二源电极。
104.＜c-2.制造工序＞
105.图26是表示sic-mosfet103的制造工序的流程图。在sic-mosfet103的制造工序中，针对图2所示的sic-mosfet101的制造工序，增加镀敷预处理(步骤s11)和镀敷处理(步骤s12)。
106.图27是更详细地表示图26所示的步骤s11和步骤s12的流程图。图26的步骤s11与图27的步骤s21至步骤s24相当，图26的步骤s12与图27的步骤s25和步骤s26相当。
107.在源电极10由铝合金构成的情况下，即使实施一般公知的脱脂和酸洗，在铝合金的上表面仍存在牢固的有机物残渣和氧化膜。因此，即使在之后进行镀敷处理，在铝合金和镀敷金属之间也不充分发生金属扩散，不能形成具有牢固的附着力的镀层。因此，在步骤s11中，在镀敷处理之前对源电极10的上表面实施镀敷预处理。
108.镀敷预处理如下所述。首先，在步骤s21中进行表面活性化处理。表面活性化处理例如利用等离子体来实施。特别是，等离子体清洁能够是通过等离子体氧化分解或通过等离子体轰击烧粘于源电极10的上表面而不能通过一般的镀敷预处理除去的有机物残渣，从而清洁源电极10的上表面。
109.接着，在步骤s22中进行脱脂处理。脱脂处理是为了除去残留在源电极10的上表面的轻度的有机物污染或氧化膜等而进行的。
110.之后，在步骤s23中进行酸洗。酸洗中和源电极10的上表面，且通过蚀刻使其变粗糙。通过酸洗，提高后续工序中的处理液的反应性，且提高镀膜的附着力。
111.接着，在步骤s24中进行锌酸盐处理。锌酸盐处理是在源电极10由铝合金构成的情况下，除去铝合金的上表面的氧化铝膜的同时形成锌(zn)的覆膜的处理。具体而言，当将铝合金浸渍于以离子的形式溶解有锌的水溶液中时，锌的标准氧化还原电位比铝的标准氧化
mosfet103b的单元数不限于此。在实施中，图31所示的单元结构在纸面的横向上连续任意数量。
125.sic-mosfet103b是在sic-mosfet103a中在漏电极11上增加了镀膜的漏电极21而得到的。为了区分两者，也将漏电极11称为第一漏电极，将漏电极21称为第二漏电极。漏电极21能够在《c-2》中说明的sic-mosfet103的制造工序中与源电极20同时形成。
126.源电极20比漏电极21厚。源电极20的厚度优选为漏电极21的厚度的1.05倍以上。当sic-mosfet103的温度因开关动作等的断续性通电而变动时，通过接合sic-mosfet103的焊料、线、或sic-mosfet103所具备的源电极10、20的伸缩，在由sic构成的sic基板1及漂移层2与由多晶硅构成的栅电极7之间产生压缩及拉伸方向的力(以下，称为“伸缩的应力”)。但是，通过如上所述那样加厚源电极20的膜厚，与sic-mosfet103的背面侧相比，作用于正面侧的伸缩的应力变大。因此，伸缩的应力能够不是由栅电极7的底部承受，而是由接合强度显著提高的栅电极7和沟槽19的上部承受。
127.＜d.实施方式4＞
128.本实施方式是将实施方式1－3的电力用半导体装置应用于电力转换装置的实施方式。实施方式1－3的电力用半导体装置的应用并不限定于特定的电力转换装置，以下，作为实施方式4，对将实施方式1－3的电力用半导体装置应用于三相的逆变器的情况进行说明。
129.图32是表示应用了本实施方式的电力转换装置的电力转换系统的结构的框图。
130.图32所示的电力转换系统具备电源100、电力转换装置200及负载300而构成。电源100是直流电源，向电力转换装置200供给直流电力。电源100能够由各种部件构成，例如，能够由直流系统、太阳能电池或蓄电池构成，也可以由与交流系统连接的整流电路或ac/dc转换器构成。另外，电源100也可以由将从直流系统输出的直流电力转换为规定的电力的dc/dc转换器构成。
131.电力转换装置200是连接在电源100与负载300之间的三相的逆变器。电力转换装置200将从电源100供给的直流电力转换为交流电力，将转换后的交流电力供给到负载300。如图32所示，电力转换装置200具有主转换电路201和控制电路203。主转换电路201将输入的直流电力转换为交流电力，输出该交流电力。控制电路203将控制主转换电路201的控制信号输出到主转换电路201。
132.负载300是由从电力转换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如，用作面向混合动力汽车、电动汽车、铁路车辆、电梯、或者空调设备的电动机。
133.以下，对电力转换装置200的详情进行说明。主转换电路201具备碳化硅半导体装置202。碳化硅半导体装置202是开关元件和续流二极管。通过开关元件进行开关动作，主转换电路201将从电源100供给的直流电力转换为交流电力，将转换后的交流电力供给到负载300。主转换电路201的具体的电路结构有多种，本实施方式的主转换电路201是双电平的三相全桥电路，能够由六个开关元件和与各个开关元件反向并联的六个续流二极管构成。构成主转换电路201的碳化硅半导体装置202的开关元件应用上述实施方式1－3中任一个的电力用半导体装置。六个开关元件按每2个开关元件串联连接而构成上下臂，各上下臂构成全桥电路的各相(u相、v相、w相)。而且，各上下臂的输出端子、即主转换电路201的3个输出
端子与负载300连接。
134.另外，主转换电路201具备驱动各开关元件的驱动电路(未示出)。驱动电路生成驱动主转换电路201的开关元件的驱动信号，并将该驱动信号供给到主转换电路201的开关元件的控制电极。具体而言，按照来自后述的控制电路203的控制信号，向各开关元件的控制电极输出用于使开关元件成为导通状态的驱动信号和用于使开关元件成为关断状态的驱动信号。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为关断状态的情况下，驱动信号是开关元件的阈值电压以下的电压信号(关断信号)。
135.控制电路203控制主转换电路201的开关元件，以向负载300供给所期望的电力。具体而言，控制电路203基于应向负载300供给的电力，计算主转换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压对开关元件的导通时间进行调制的脉冲宽度调制(pulse width modulation(pwm))控制来控制主转换电路201。而且，控制电路203向主转换电路201所具备的驱动电路输出控制指令(控制信号)，以便在各时间点，向应成为导通状态的开关元件输出导通信号，向应成为关断状态的开关元件输出关断信号。驱动电路按照该控制信号，向各开关元件的控制电极输出导通信号或关断信号作为驱动信号。
136.根据本实施方式，上述碳化硅半导体装置202被用作构成该主转换电路201的半导体装置中的至少一个。由此，即使施加应力，也能够抑制发生由栅电极7的偏移导致的绝缘破坏。由此，主转换电路201、进而电力转换装置200的可靠性提高。
137.此外，在本实施方式中，说明了将本公开应用于双电平的三相逆变器的例子，但本公开不限于此，能够应用于各种电力转换装置。在本实施方式中，电力转换装置是双电平的电力转换装置，但也可以是三电平等多电平的电力转换装置。另外，在向单相负载供给电力的情况下，也可以将本公开应用于单相的逆变器。另外，在向直流负载等供给电力的情况下，本公开也能够应用于dc/dc转换器或ac/dc转换器。
138.另外，应用了本公开的电力转换装置不限定于上述的负载为电动机的情况，例如也能够用作放电加工机、激光加工机、感应加热烹调器以及非接触器供电系统中的任一个的电源装置，还能够用作太阳能发电系统或蓄电系统等的功率调节器。
139.本公开能够在其公开的范围内自由地组合各实施方式，或者对各实施方式适当地进行变形、省略。上述说明在所有方面都是例示性的，而不是限定性的。在不脱离本公开的范围的情况下，可以设想未例示的无数变形例。
140.附图标记说明
141.1sic基板；2漂移层；3基极区域；4源极区域；5底部基极区域；6栅绝缘膜；7栅电极；7a槽；8氧化膜；9层间绝缘膜；10源电极；11漏电极；12终端区域；13终端保护膜；14栅连接部；15、17引线框；16焊料；18线；19沟槽；100电源；110半导体模块；200电力转换装置；201主转换电路；202碳化硅半导体装置；203控制电路；300负载。