一种基于忆阻器和CMOS的异或门电路及多功能门电路的制作方法

一种基于忆阻器和cmos的异或门电路及多功能门电路
技术领域
1.本发明涉及集成电路设计领域，尤其涉及一种基于忆阻器和cmos的异或门电路及多功能门电路。


背景技术：

2.随着人工智能时代的到来，大规模集成电路也进入了高速发展阶段，逻辑电路在许多领域发挥着重要作用。然而，随着晶体管尺寸的不断缩小并逐渐达到极限(已经达到微米级)，集成电路的集成度和算力性能正在接近极限。
3.忆阻器，全称记忆电阻器(memristor)，它是表示磁通与电荷关系的电路器件。忆阻具有电阻的量纲，但和电阻不同的是，忆阻的阻值是由流经它的电荷确定，通过测定忆阻的阻值，便可知道流经它的电荷量。此外，忆阻器具有正负极，当电流由正极流向负极时，忆阻器表现为低阻抗状态，反之当电流由负极流向正极时，忆阻器表现为高阻抗状态，且其尺寸为纳米级别，这些特点都成为以忆阻器构成新一代集成电路中的基础逻辑门电路的理由。
4.如何基于忆阻器设计一种异或门电路是本领域亟需解决的技术问题。


技术实现要素：

5.为解决上述技术问题，在本发明的第一方面，提出了一种基于忆阻器和cmos的异或门电路，包括：第一忆阻器和第二忆阻器，所述第一忆阻器的负极与所述第二忆阻器的负极连接；第三忆阻器和第四忆阻器，所述第三忆阻器的正极与所述第四忆阻器的正极连接；以及cmos非门电路，所述cmos非门电路包括漏极相连的nmos和pmos，所述nmos和pmos的公共栅极与所述第三忆阻器和第四忆阻器的公共端连接，所述pmos的源极与所述第一忆阻器和第二忆阻器的公共端连接，所述nmos的源极接地；其中，由所述第一忆阻器和第二忆阻器组成的第一链路与由所述第三忆阻器和第四忆阻器组成的第二链路并联连接，所述第一链路和所述第二链路的两个并联公共端分别作为所述异或门电路的两个输入端；所述cmos非门电路的公共漏极端作为所述异或门电路的输出端。
6.在一个或多个实施例中，所述第一忆阻器和第二忆阻器的公共端的输出与所述加在所述第一链路两端的两个输入构成或的逻辑关系。
7.在一个或多个实施例中，所述第三忆阻器和第四忆阻器的公共端的输出与加在所述第二链路两端的两个输入构成与的逻辑关系。
8.在一个或多个实施例中，当所述异或门电路的两个输入端一个输入高电平信号，另一个输入低电平信号时，所述cmos非门电路的公共栅极获得低电平信号，所述pmos的源极端获得高电平信号，使得所述pmos导通，且所述nmos截止，所述异或门电路的输出端(所述nmos和pmos的公共栅极端)输出高电平信号。
9.在一个或多个实施例中，当所述异或门电路的两个输入端均输入高电平信号时，所述cmos非门电路的公共栅极获得高电平信号，所述pmos的源极端获得高电平信号，使得
所述pmos截止，且所述nmos导通接地，所述所述异或门电路的输出端(所述nmos和pmos的公共栅极端)输出低电平信号。
10.在一个或多个实施例中，当所述异或门电路的两个输入端均输入低电平信号时，所述cmos非门电路的公共栅极获得低电平信号，所述pmos的源极端获得低电平信号，使得所述pmos截止，且所述nmos导通接地，所述所述异或门电路的输出端(所述nmos和pmos的公共栅极端)输出低电平信号；其中，所述异或门电路的两个输入端输入的低电平信号的电压不为零。
11.在一个或多个实施例中，当所述异或门电路的两个输入端均输入相同的电平信号时，所述第一忆阻器、所述第二忆阻器、所述第三忆阻器和所述第四忆阻器处于等势体状态。
12.在本发明的第二方面，提出了一种基于所述异或门电路的多功能门电路，包括：所述异或门电路；以及第二cmos非门电路，所述第二cmos非门电路包括漏极相连的nmos和pmos，所述nmos和pmos的公共栅极与所述第一忆阻器和第二忆阻器的公共端连接，所述pmos的源极与电源连接，所述nmos的源极接地；其中，所述第二cmos非门电路的公共漏极端作为或非门电路的输出端。
13.在一个或多个实施例中，本发明的多功能门电路还包括：第三cmos非门电路，所述第三cmos非门电路包括漏极相连的nmos和pmos，所述nmos和pmos的公共栅极与所述第三忆阻器和第四忆阻器的公共端连接，所述pmos的源极与电源连接，所述nmos的源极接地；其中，所述第三cmos非门电路的公共漏极端作为与非门电路的输出端。
14.在一个或多个实施例中，本发明的多功能门电路还包括：第四cmos非门电路，所述第四cmos非门电路包括漏极相连的nmos和pmos，所述nmos和pmos的公共栅极与所述异或门电路的输出端连接，所述pmos的源极与电源连接，所述nmos的源极接地；其中，所述第四cmos非门电路的公共漏极端作为同或门电路的输出端。
15.本发明的有益效果包括：本技术提出了于忆阻器和cmos的异或门电路，使用忆阻器替代部分晶体管的使用，从而大大降低了门电路的尺寸。
附图说明
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
17.图1为本发明的基于忆阻器和cmos的异或门电路的结构示意图；
18.图2为本发明的一种多功能门电路的结构示意图；
19.图3为本发明的位全加器的结构示意图；
20.图4为本发明的位全加器的电路仿真图；
21.图5为本发明的乘法器的结构示意图；
22.图6为本发明的乘法器的电路仿真图。
具体实施方式
23.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
24.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
25.为了适应集成电路集成度越来越高的需求，本技术旨在提供一种尺寸更小的基础门电路来为更高集成度的集成电路设计提供支持。具体的，本技术提出了于忆阻器和cmos的异或门电路，使用忆阻器替代部分晶体管的使用，从而大大降低了门电路的尺寸，其中，忆阻器为纳米级而常见的晶体管只能做到微米级。以下将结合附图对本技术的技术方案进行更加详细的阐述。
26.图1为本发明的基于忆阻器和cmos的异或门电路的结构示意图。如图1所示，本发明的基于忆阻器和cmos的异或门电路的结构包括：第一忆阻器1、第二忆阻器2、第三忆阻器3、第四忆阻器4和cmos非门电路5；其中，第一忆阻器1的负极与第二忆阻器2的负极连接；第三忆阻器3的正极与第四忆阻器4的正极连接；cmos非门电路包括漏极相连的nmos和pmos，nmos和pmos的公共栅极与第三忆阻器3和第四忆阻器4的公共端连接，pmos的源极与第一忆阻器1和第二忆阻器2的公共端连接，nmos的源极接地；由第一忆阻器1和第二忆阻器2组成的第一链路与由第三忆阻器3和第四忆阻器4组成的第二链路并联连接，第一链路和第二链路的两个并联公共端分别作为异或门电路的两个输入端vin1和vin2；cmos非门电路的公共漏极端作为异或门电路的输出端。
27.本技术基于忆阻器和cmos的异或门电路的工作原理如下：忆阻器具有正负极，当电流由正极流向负极时，忆阻器表现为低阻抗状态，反之当电流由负极流向正极时，忆阻器表现为高阻抗状态；基于这一现象，当vin1和vin2分别输入高电平信号和低电平信号时，电流将由左向右分别流经第一忆阻器1和第二忆阻器2，使得第一忆阻器1表现为低阻抗、第二忆阻器2表现为高阻抗，由此，第一忆阻器1和第二忆阻器2的公共端vout1输出的电压信号的电压为：
[0028][0029]
其中，vcc为vin1和vin2信号的电压差，ron为低阻抗，roff为高阻抗。即负极相连的第一忆阻器1和第二忆阻器2将形成“或”的逻辑关系。
[0030]
同时，对于第三忆阻器3和第四忆阻器4，电流依次流经第三忆阻器3和第四忆阻器4，使得第三忆阻器3表现为高阻抗、第四忆阻器4表现为低阻抗，由此，第三忆阻器3和第四忆阻器4的公共端vout2输出的电压信号的电压为：
[0031][0032]
其中，vcc为vin1和vin2信号的电压差，ron为低阻抗，roff为高阻抗。即正极相连的第三忆阻器3和第四忆阻器4将形成“与”的逻辑关系。
[0033]
同理，当vin1和vin2分别输入低电平信号和高电平信号时，其原理和上述情况相
同，对此本文不再赘述。
[0034]
即当vin1和vin2两个输入端一个输入高电平信号而另一个输入低电平信号时，cmos非门电路的公共栅极均会获得低电平信号，pmos的源极端获得高电平信号，使得pmos导通，且nmos截止，异或门电路的输出端(nmos和pmos的公共栅极端)输出高电平信号。
[0035]
进一步的，当vin1和vin2均输入高电平信号时，4个忆阻器可以视作等势体，任意一点的电压均相同，即使得cmos非门电路的公共栅极获得高电平信号，pmos的源极端获得高电平信号，使得pmos截止，且nmos导通接地，异或门电路的输出端(nmos和pmos的公共栅极端)输出低电平信号。
[0036]
同理，当vin1和vin2均输入低电平信号时(如低电平信号的电压为高电平信号的电压的一半)时，4个忆阻器可以视作等势体，任意一点的电压均相同，即使得cmos非门电路的公共栅极获得低电平信号，pmos的源极端获得低电平信号，使得pmos截止，且nmos导通接地，异或门电路的输出端(nmos和pmos的公共栅极端)输出低电平信号。
[0037]
由上述分析可知，本发明提出上述门电路结构能够实现异或的逻辑输出，且由于仅使用了2个晶体管(nmos和pmos)使得本发明的基于忆阻器和cmos的异或门电路整体尺寸较小，更加适合应用于高集成度的电路设计场景。
[0038]
图2为本发明的一种多功能门电路的结构示意图。在进一步的实施例中，本发明在上述异或门电路的基础上，提出了一种多功能门电路。如图2所示，本发明的多功能门电路包括：上述异或门电路(由图2中的m1-m4以及t1组成)；以及第二cmos非门电路t2，第二cmos非门电路t2包括漏极相连的nmos和pmos，nmos和pmos的公共栅极与第一忆阻器1和第二忆阻器2的公共端连接，pmos的源极与电源vcc连接，nmos的源极接地；其中，第二cmos非门电路t2的公共漏极端作为“或非”门电路的输出端。
[0039]
在进一步的实施例中，本发明的多功能门电路，还包括：第三cmos非门电路t3，第三cmos非门电路t3包括漏极相连的nmos和pmos，nmos和pmos的公共栅极与第三忆阻器3和第四忆阻器4的公共端连接，pmos的源极与电源vcc连接，nmos的源极接地；其中，第三cmos非门电路t3的公共漏极端作为“与非”门电路的输出端。
[0040]
在进一步的实施例中，本发明的多功能门电路，还包括：第四cmos非门电路t4，第四cmos非门电路t4包括漏极相连的nmos和pmos，nmos和pmos的公共栅极与异或门电路的输出端连接，pmos的源极与电源vcc连接，nmos的源极接地；其中，第四cmos非门电路t4的公共漏极端作为“同或”门电路的输出端。
[0041]
此外，还如图2所示，本发明还可以直接由第一忆阻器(m1)和第二忆阻器(m2)的公共端引出输出端，作为“或”门电路的输出端；可以直接由第三忆阻器(m3)和第四忆阻器(m4)的公共端引出输出端，作为“与”门电路的输出端。
[0042]
需说明的是上述各实例例中形成的“与”、“或”、“与非”、“或非”、“异或”及“同或”门电路可以如图2所示集成在同一个电路中，也可以分开单独使用。上述各逻辑门电路单独使用时由于采用了部分忆阻器替代晶体管，使得其相比于现有的完全由晶体管组成的门电路的体积更小，更加适合应用于高集成度的电路设计场景。
[0043]
上述本发明提出的各种基于忆阻器和cmos组成的逻辑门电路可以相互组成多种计算电路，本发明通过对这些计算电路进行仿真获得模拟波形，通过对波形的分析来验证本发明上述提出的多种逻辑门电路的可靠性以及形成组合逻辑电路后的准确性。具体情
况，如下所示：
[0044]
验证实施例1——位全加器
[0045]
图3为本发明的位全加器的结构示意图。如图3所示，本发明的位全加器由2个或门电路、3个或非门电路以及2个与门电路组成；其中，输入信号a和b分别为两个二进制加法器，ci为进位输入信号。输出信号s是a和b的和，co是高位进位。该位全加器的模拟波形如图4所示，所有投入产出关系的布尔逻辑函数都得到了准确、稳定的表达结果与理论分析相符，证明了本发明提出的多种逻辑阀门电路的正确性和可靠性。其中，图4为本发明的位全加器的电路仿真图。
[0046]
验证实施例2——乘法器
[0047]
图5为本发明的乘法器的结构示意图。如图5所示，本发明的乘法器由5个与门电路以及两个或门电路组成；其中，a1、a0、b1和b0是二进制输入，s3-s0是从高位到低位的结果输出。该乘法器的电路仿真结果如图6所示。可以看出，仿真结果的布尔逻辑函数得到了正确的表达，二进制乘法器的功能得到了完美的实现。本发明的乘法器中基础逻辑门电路均采用本技术提出的基于忆阻器和coms形成的逻辑门电路组成，与仅由cmos构成的乘法器相比，该忆阻器具有更小的尺寸和更低的功耗。其中，图6为本发明的乘法器的电路仿真图。
[0048]
如上述实施例，本发明利用本发明提出的多种逻辑门电路分别设计了两种常见的计算电路——位全加其和乘法器，通过对该两个计算电路的仿真，并进行波形分析，可以看出，由本发明提出的逻辑门电阻组成的计算电路均能有准确可靠的输出表达，进而验证了本发明提出的多种逻辑门电路的实用性。
[0049]
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
[0050]
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
[0051]
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
[0052]
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。