绝缘栅双极型晶体管及其制作方法与流程

1.本发明实施例涉及半导体功率器件及制造领域，具体而言，涉及一种绝缘栅双极型晶体管及其制作方法。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)，是由bjt(双极型三极管)和绝缘栅型场效应管组成的复合全控型电压驱动式功率半导体器件，igbt综合了以上两种器件的优点，驱动功率小而饱和压降低，成为现代电力电子技术不可或缺的核心器件。igbt一致朝着更高电流密度和更高耐压的方向发展，为了提高电流密度需要降低饱和压降，在饱和压降的组成部分中，由电导调制作用程度决定的体阻区是最重要的部分。igbt产品电导调制程度是不均匀的，越靠近正表面电导调制程度越低，因此引入了电荷存储层的概念，随着电荷存储层掺杂浓度的增加对少数载流子的保持效果会增加，使饱和压降进一步降低，但是增加到一定程度后igbt的反向截止电压也会降低，随着电流密度增加，igbt短路耐受能力也会降低，开关速度变慢及不一致，igbt各个参数互相制约，因此需要进行折中设计。


技术实现要素：

3.为了克服上述技术背景中所提及的技术问题，本技术实施例提供一种绝缘栅双极型晶体管及其制作方法。
4.本技术的第一方面，提供一种绝缘栅双极型晶体管，所述绝缘栅双极型晶体管包括多个立体分布的单胞结构，所述单胞结构包括：
5.依次层叠设置的n-漂移区、n型电荷存储层、p型半导体区、第一p 区、第二p 区及发射区金属层，其中，所述第一p 区的结深大于所述第二p 区的结深；
6.所述单胞结构还包括栅区及源区，所述栅区包括多个由p型半导体区向所述n-漂移区方向延伸的沟槽、位于沟槽表面的栅氧化层、位于所述栅氧化层表面的多晶硅栅及栅源隔离区，所述栅区与所述源区通过所述栅源隔离区隔离，所述发射区金属层覆盖在所述栅源隔离区及所述p型半导体区上；
7.所述第一p 区位于所述栅区的相邻沟槽之间，所述第二p 区位于所述栅区与所述源区之间；
8.所述单胞结构还包括设置在所述栅区中第一p 区的n 拦截区、沟槽拦截区及空穴抽取区，其中，所述单胞结构中包括多个所述的n 拦截区及沟槽拦截区的重复结构。
9.在本技术的一种可能实施例中，所述第一p 区由p型半导体区向所述n-漂移区方向延伸，所述第一p 区的结深大于所述沟槽的深度；
10.所述第二p 区由所述p型半导体区向所述n-漂移区方向延伸，所述第二p 区的结深小于所述p型半导体区的膜层厚度。
11.在本技术的一种可能实施例中，所述n 拦截区、所述沟槽拦截区及所述空穴抽取
区沿所述沟槽在所述单胞结构的表面的延伸方向重复排布。
12.在本技术的一种可能实施例中，在每个单胞结构中，
13.所述沟槽的数量为至少3个；
14.所述n 拦截区的数量为2-10个，所述沟槽拦截区的数量为1-5个，所述空穴抽取区的数量为1-2个。
15.在本技术的一种可能实施例中，所述单胞结构还包括：依次层叠设置的集电极金属区、p型集电区、n型电场截止层区；
16.所述n-漂移区位于所述n型电场截止层区远离所述集电极金属区的一侧。
17.本技术的第二方面，提供一种绝缘栅双极型晶体管的制作方法，所述方法包括：
18.提供一n型单晶硅；
19.在所述n型单晶硅的第一表面形成n型电荷存储区；
20.在所述n型单晶硅的第一表面形成第一p 区；
21.在所述n型单晶硅的第一表面形成沟槽；
22.通过扩散氧化处理形成栅氧化层和沟槽拦截区；
23.在所述栅氧化层表面沉积多晶硅，得到多晶硅栅；
24.在所述沟槽的两侧区域形成p型半导体区；
25.在所述n型单晶硅的第一表面形成源区及n 拦截区；
26.在所述n型单晶硅的第一表面形成第二p 区；
27.在所述n型单晶硅的第一表面形成栅源隔离区及空穴抽取区，其中，所述栅氧化层、所述多晶硅栅及所述栅源隔离区形成栅区；
28.在所述n型单晶硅的第一表面形成发射区金属层。
29.在本技术的一种可能实施例中，所述在所述n型单晶硅的第一表面形成沟槽的步骤，包括：
30.在所述n型单晶硅的第一表面涂覆光刻胶层；
31.通过对所述光刻胶层进行曝光显影形成将制作所述沟槽的区域暴露的光刻胶图案；
32.采用干法刻蚀的方法刻蚀所述n型单晶硅，在所述n型单晶硅的第一表面形成沟槽。
33.在本技术的一种可能实施例中，所述在所述n型单晶硅的第一表面形成源区及n 拦截区的步骤，包括：
34.在所述n型单晶硅的第一表面涂覆光刻胶层；
35.通过对所述光刻胶层进行曝光显影形成将制作所述源区和所述n 拦截区的区域暴露的光刻胶图案；
36.通过注入磷离子或砷离子在n型单晶硅的第一表面形成所述源区及所述n 拦截区。
37.在本技术的一种可能实施例中，所述在所述n型单晶硅的第一表面形成栅源隔离区及空穴抽取区的步骤，包括：
38.在所述n型单晶硅的第一表面沉积硼磷硅玻璃，并对所述硼磷硅玻璃进行干法刻蚀，形成所述栅源隔离区及所述空穴抽取区。
39.在本技术的一种可能实施例中，所述方法还包括：
40.在所述n型单晶硅的第二表面形成n型电场截止层区；
41.在所述n型单晶硅的第二表面形成p型集电区；
42.在所述p型集电区上制作集电极金属区。
43.在本技术实施例提供的上述结构中，为有效降低导通压降，n型电荷存储层中空穴浓度会显著上升，这会导致绝缘栅双极型晶体管在反向阻断时n型电荷存储层内的场强会指数级上升，最终体现集电极-发射极反向阻断电压下降。本实施例中，通过取消一部分导电沟道使用第一p 区代替，第一p 区的引入可使n型电荷存储层内的场强下降并与n-漂移区共同分担上升的场强。但第一p 区的引入会降低n型电荷存储层的电导调制效果，故在第一p 区内沿沟槽的延伸方向重复排列的n 拦截区、沟槽拦截区及空穴抽取区，对关键载流子空穴的抽取速率进行人为调节，可同时解决绝缘栅双极型晶体管饱和压降、反向截止电压、短路特性及开关速度(包括一致性)的平衡问题。
附图说明
44.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
45.图1为本技术实施例所提供的绝缘栅双极型晶体管的一个单胞结构的正视图。
46.图2为图1中单胞结构在y轴方向的膜层结构示意图。
47.图3为本技术实施例所提供的绝缘栅双极型晶体管制作方法的步骤示意图。
48.图4及图5为图3中方法对应的工艺制程图。
49.图标：
50.10-n型单晶硅；101-发射区金属层；102-第一p 区；103-源区；104-第二p 区；105-p型半导体区；106-n型电荷存储层；107-n-漂移区；108-n型电场截止层区；109-p型集电区；110-集电极金属区；111-栅氧化层；112-多晶硅栅；113-栅源隔离区；114-n 拦截区；115-沟槽拦截区；116-空穴抽取区；120-沟槽。
具体实施方式
51.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本技术的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。
52.因此，以下对在附图中提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
53.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
54.在本技术的描述中，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
55.为改善背景技术中提及的技术问题，本技术实施例提供了一种绝缘栅双极型晶体管，请参阅图1及图2，图1为本实施例提供的绝缘栅双极型晶体管的一个单胞结构的正视图，图2为本实施例提供的单胞结构在aa’方向的膜层结构示意图。在本实施例提供的绝缘栅双极型晶体管可以包括多个立体分布的单胞结构，下面结合图1及图2对单胞结构进行详细描述。
56.单胞结构可以包括依次层叠设置的n-漂移区107、n型电荷存储层106、p型半导体区105、第一p 区102、第二p 区104及发射区金属层101，其中，在垂直n-漂移区107膜层方向，第一p 区102的结深大于第二p 区104的结深。
57.单胞结构还可以包括栅区(图中未示出)及源区103，栅区可以包括多个由p型半导体区105向n-漂移区107方向(图中z轴方向)延伸的沟槽、位于沟槽表面的栅氧化层111、位于栅氧化层111表面的多晶硅栅112及栅源隔离区113，栅区与源区102可以通过栅源隔离区113隔离，发射区金属层101覆盖在栅源隔离区113及p型半导体区105上。第一p 区102位于栅区的相邻沟槽之间，第二p 区104位于栅区与源区103之间。
58.单胞结构还可以包括设置在栅区中第一p 区102且沿沟槽在单胞结构的表面的延伸方向(图中z轴方向)重复排布的n 拦截区114、沟槽拦截区115及空穴抽取区116，其中，单胞结构中包括多个的n 拦截区114及沟槽拦截区115的重复结构。
59.在上述结构中，为有效降低导通压降，n型电荷存储层106中空穴浓度会显著上升，这会导致绝缘栅双极型晶体管在反向阻断时n型电荷存储层106内的场强会指数级上升，最终体现集电极-发射极反向阻断电压下降。取消一部分导电沟道使用第一p 区102代替，第一p 区102的引入可使n型电荷存储层106内的场强下降并与n-漂移区107共同分担上升的场强。但第一p 区102的引入会降低n型电荷存储层106的电导调制效果，故在第一p 区102内沿沟槽的延伸方向重复排列的n 拦截区114、沟槽拦截区115及空穴抽取区116，对关键载流子空穴的抽取速率进行人为调节，可同时解决绝缘栅双极型晶体管饱和压降、反向截止电压、短路特性及开关速度(包括一致性)的平衡问题。
60.进一步地，在本实施例中，第一p 区102由p型半导体区105向n-漂移区107方向(图中z轴方向)延伸，第一p 区102的结深大于沟槽的深度。第二p 区104由p型半导体区105向n-漂移区107方向延伸，第二p 区104的结深小于p型半导体区105的膜层厚度。
61.进一步地，在本实施例中，在每个单胞结构中，沟槽的数量可以为至少3个，n 拦截区114的数量可以为2-10个，沟槽拦截区115的数量可以为1-5个，空穴抽取区116的数量可以为1-2个。
62.进一步地，在本技术实施例中，单胞结构还可以包括：依次层叠设置的集电极金属区110、p型集电区109、n型电场截止层区108；
63.所述n-漂移区107位于所述n型电场截止层区108远离集电极金属区110的一侧。
64.本技术实施例还提供一种绝缘栅双极型晶体管的制作方法，请参照图3-图5，其中
图3为本技术实施例所提供的绝缘栅双极型晶体管制作方法的步骤示意图，图4及图5为图3对应的制程图。下面结合图3-图5对本实施例提供的绝缘栅双极型晶体管的制作方法进行详细的介绍。
65.步骤s11，提供一n型单晶硅。
66.在本步骤中，可以将n型单晶硅的部分作为n-漂移区107，n型单晶硅的电阻率范围可以为20～200ω
·
cm。
67.步骤s12，在n型单晶硅的第一表面形成n型电荷存储区。
68.在本步骤中，可以通过磷离子注入和扩散的方式在n型单晶硅的第一表面形成n型电荷存储区106。
69.步骤s13，在n型单晶硅的第一表面形成第一p 区。
70.在本步骤中，可以通过光刻、硼离子注入和扩散推结在n型单晶硅第一表面形成第一p 区102。
71.步骤s14，在所述n型单晶硅的第一表面形成沟槽。
72.在本实施例中，步骤s14可以通过以下方式实现：
73.首先，在n型单晶硅的第一表面涂覆光刻胶层；
74.接着，通过对光刻胶层进行曝光显影形成将制作沟槽120的区域暴露的光刻胶图案；
75.然后，采用干法刻蚀的方法刻蚀n型单晶硅，在n型单晶硅的第一表面形成沟槽120；
76.最后，除去残留的光刻胶层。
77.在本实施例中，沟槽的宽度可以是0.3微米～2微米，沟槽120的槽深可以是4微米～11微米。
78.步骤s15，通过扩散氧化处理形成栅氧化层及沟槽拦截区。
79.在本步骤中，在沟槽表面进行进行扩散氧化处理形成栅氧化层111，栅氧化层111的厚度可以为800埃米～2000埃米，此处也可以在氧化层上再淀积一层氮化硅形成复合层，其中氮化硅的厚度100埃米～1000埃米。参照图1在相邻的沟槽120之间形成沟槽拦截区115。
80.步骤s16，在所述栅氧化层表面沉积多晶硅，得到多晶硅栅。
81.在该步骤中，可以在栅氧化层111表面沉积多晶硅并进行多晶硅光刻，形成多晶硅栅112。
82.步骤s17，在所述沟槽的两侧区域形成p型半导体区。
83.在该步骤中，可以在沟槽两侧通过硼离子注入和扩散推结形成p型半导体区105。
84.步骤s18，在n型单晶硅的第一表面形成源区及n 拦截区。
85.结合图1，在本实施例中，步骤s18可以通过以下方式实现：
86.首先，在n型单晶硅的第一表面涂覆光刻胶层；
87.接着，通过对光刻胶层进行曝光显影形成将制作源区103和n 拦截区114的区域暴露的光刻胶图案；
88.然后，通过注入磷离子或砷离子在n型单晶硅的第一表面形成源区103及n 拦截区114；
89.最后，除去残留的光刻胶层。
90.步骤s19，在n型单晶硅的第一表面形成第二p 区。
91.在本步骤中，可以通过光刻、硼离子注入和扩散推结在n型单晶硅第一表面形成第二p 区104。
92.步骤s20，在n型单晶硅的第一表面形成栅源隔离区及空穴抽取区。
93.栅氧化层111、多晶硅栅112及栅源隔离区113形成栅区。
94.在本步骤中，请再次参照图1，可以在n型单晶硅的第一表面沉积硼磷硅玻璃，并对硼磷硅玻璃进行干法刻蚀，形成栅源隔离区113及空穴抽取区116。
95.步骤s21，在n型单晶硅的第一表面形成发射区金属层。
96.在n型单晶硅第一表面淀积金属形成发射极金属层101。
97.步骤s22，在n型单晶硅的第二表面形成n型电场截止层区。
98.在该步骤中，对n型单晶硅上与第一表面相对的第二表面进行减薄，并注入磷离子，形成n型电场截止层区。
99.步骤s23，在n型单晶硅的第二表面形成p型集电区。
100.步骤s24，在p型集电区上制作集电极金属区。
101.综上所述，本技术实施例提供的绝缘栅双极型晶体管及其制作方法，为有效降低导通压降，n型电荷存储层中空穴浓度会显著上升，这会导致绝缘栅双极型晶体管在反向阻断时n型电荷存储层内的场强会指数级上升，最终体现集电极-发射极反向阻断电压下降。取消一部分导电沟道使用第一p 区代替，第一p 区的引入可使n型电荷存储层内的场强下降并与n-漂移区共同分担上升的场强。但第一p 区的引入会降低n型电荷存储层的电导调制效果，故在第一p 区内沿沟槽的延伸方向重复排列的n 拦截区、沟槽拦截区及空穴抽取区，对关键载流子空穴的抽取速率进行人为调节，可同时解决绝缘栅双极型晶体管饱和压降、反向截止电压、短路特性及开关速度(包括一致性)的平衡问题。
102.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。