面积高效的非重叠信号生成器的制作方法

面积高效的非重叠信号生成器
1.优先权要求
2.本专利申请要求于2020年1月24日提交的题为“面积高效的非重叠信号生成器”的非临时申请号16/752,412的优先权，该申请已转让给本技术的受让人并且在此通过引用明确并入本文。
技术领域
3.本公开的某些方面一般涉及电子电路，更具体地，涉及一种用于功率级的栅极驱动电路系统。


背景技术：

4.随着集成电路(ic)的最小特征尺寸继续缩小以及对降低功耗的需求持续存在，数字电路的核心逻辑段由不断降低的电压(诸如低至1.0v或更低)供应。然而，ic的其他段的电源电压可能会保持处于较高的电压水平。因此，电压电平移位器(例如，电平移位电路)可以用于将信号从相对较低的电源电压电平移位到相对较高的电源电压。


技术实现要素：

5.本公开的某些方面一般涉及一种功率级。功率级通常包括第一晶体管；第二晶体管，其漏极耦合到第一晶体管的漏极；第一栅极驱动电路，耦合在功率级的输入节点与第一晶体管的栅极之间；第二栅极驱动电路，具有耦合在输入节点与第二晶体管的栅极之间的第一信号路径，其中第二栅极驱动电路包括第一信号路径中的多个缓冲器；以及多个电子器件，耦合到多个缓冲器并且被配置为施加与驱动第二晶体管的栅极相关联的延迟，以跟踪与通过第一栅极驱动电路驱动第一晶体管的栅极相关联的延迟。
6.本公开的某些方面一般涉及一种用于信号处理的方法。该方法通常包括：经由第一栅极驱动电路基于输入信号来驱动第一晶体管的栅极；经由第二栅极驱动电路基于输入信号来驱动第二晶体管的栅极；以及通过耦合到第二栅极驱动电路的第一信号路径中的多个缓冲器的多个电子器件施加与驱动第二晶体管的栅极相关联的延迟，其中延迟跟踪与驱动第一晶体管的栅极相关联的延迟。
附图说明
7.为了能够详细理解本公开的上述特征的方式，可以通过参考一些方面来获得上文所简要概括的更具体的描述，其中一些在附图中图示。然而，应当指出，附图仅图示了本公开的某些典型方面，因此不应被认为是对其范围的限制，因为该描述可以承认其他同等有效的方面。
8.图1图示了根据本公开的某些方面的具有p型金属氧化物半导体(pmos)驱动电路和n型金属氧化物半导体(nmos)驱动电路的半h桥电路。
9.图2是根据本公开的某些方面的用于信号处理的示例操作的流程图。
具体实施方式
10.下文参考附图对本公开的各个方面进行更全面的描述。然而，本公开可以以许多不同形式体现，并且不应被解释为限于贯穿本公开呈现的任何特定结构或功能。相反，提供这些方面，以使本公开彻底和完整，并且将向本领域技术人员充分传达本公开的范围。基于本文中的教导，本领域技术人员应当领会，本公开的范围旨在覆盖本文中所公开的本公开的任何方面，无论是独立于本公开的任何其他方面实施还是与本公开的任何其他方面组合实施。例如，可以使用本文中所阐述的任何数目的方面来实现装置或实施方法。另外，本公开的范围旨在覆盖这样的装置或方法，其使用除了本文中所阐述的本公开的各个方面之外或以外的其他结构、功能或结构和功能来实施。应当理解，本文中所公开的本公开的任何方面都可以通过权利要求的一个或多个要素来体现。
11.本文中使用“示例性”一词来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不必被解释为优于或利于其他方面。
12.示例非重叠信号生成器
13.功率级中的h桥电路(例如，使用两个开关实现的半h桥或使用四个开关实现的h桥)可以在高压(hv)电源(例如，12v及以上)下操作。h桥电路可以包括p型金属氧化物半导体(pmos)晶体管，其漏极耦合到n型金属氧化物半导体(nmos)晶体管的漏极。pmos驱动电压(pdrv)可以在电源电压(例如，高压轨(vdd_hv))与电源-增量电压之间切换，该增量电压是大于功率级的pmos晶体管的阈值电压的任何电压。
14.电平移位器可以用于将接地参考信号电平移位到pdrv以控制h桥电路的高侧pmos晶体管。为了实现先断后合(bbm)操作，低侧控制电压(例如，经由nmos驱动电压(ndrv)电路生成)可以使用相同类型的高压电平转换器生成，该高压电平转换器的延迟量与pdrv电路的延迟量大约相同。由于其中包含高压保护设备，所以高压电平转换器占用大面积。本公开的某些方面涉及一种使用面积高效的bbm生成器实现的ndrv电路，该生成器跟踪pdrv电路在工艺、电压和温度(pvt)变化上的延迟。
15.图1图示了根据本公开的某些方面的具有pdrv电路102和ndrv电路104(也称为“非重叠信号生成器”或“bbm生成器”)的半h桥电路100。如框103所示，输入节点105处的输入信号可以从低压(lv)转变为中压(mv)。半h桥电路100至少包括pmos晶体管122和nmos晶体管120，该pmos晶体管122和nmos晶体管120耦合在高压(hv)电源节点130(vdd_hv)与参考电位节点132(例如，电接地)之间。如所图示的，pmos晶体管122和nmos晶体管120的漏极可以耦合在一起。
16.pdrv电路102包括晶体管106、108，该晶体管106、108的栅极耦合到栅极驱动节点110。晶体管106、108耦合到锁存电路112。与pdrv电路102相关联的延迟可以由锁存电路112的锁存特性支配。锁存电路112包括交叉耦合的晶体管114、116。换言之，晶体管114的栅极耦合到晶体管116的漏极，而晶体管116的栅极耦合到晶体管114的漏极，如所图示的。晶体管114、116的源极耦合到高压电源节点130(vdd_hv)。在某些方面中，栅极驱动节点110可以接收等于vdd_hv-3vgs的电压，其中vgs是晶体管114或晶体管116的栅极-源极电压。缓冲器118(例如，反相器)可以耦合在pmos晶体管122的栅极与晶体管116的漏极之间。例如，缓冲器118的输入可以耦合到晶体管116的漏极，而缓冲器118的输出可以耦合到pmos晶体管122的栅极。在某些方面中，pdrv电路102还可以包括逻辑和保护电路系统124，如所图示的。
17.ndrv电路104包括各种延迟元件以实现用于以防止pmos晶体管122和nmos晶体管120同时导通的方式驱动nmos晶体管120的bbm生成器。换言之，ndrv电路104可以确保nmos晶体管120的栅极电压从逻辑低变为逻辑高，从而仅在pmos晶体管已经关断之后导通nmos晶体管120。更进一步地，ndrv电路104可以确保nmos晶体管120的栅极电压在pmos晶体管导通之前从逻辑高变为逻辑低，从而关断nmos晶体管120。
18.ndrv电路104包括耦合在输入节点105与与门150的输入160、162之间的慢路径140和快路径142。以这种方式，延迟仅应用于慢路径140而非快路径142。换言之，与门150的输出仅在与门150的两个输入都为逻辑高时转变为逻辑高，从而关闭nmos晶体管120。因此，当ndrv电路104的输入从逻辑低转变为逻辑高以关闭nmos晶体管120时，与慢路径140相关联的延迟导致在与门150的输入处从逻辑低转变到逻辑高的延迟，从而导致导通nmos晶体管120的延迟。因而，延迟防止导通nmos晶体管120，直到pmos晶体管有机会关断。然而，当ndrv电路104的输入从逻辑高转变为逻辑低以关闭nmos晶体管120时，与慢路径140相关联的延迟并不决定与门的输出从逻辑高转变为逻辑低的时间。换言之，快路径142将与门的输入162设置为逻辑低而几乎没有延迟，从而导致与门的输出转变为逻辑低，而不管输入160处的逻辑状态如何。
19.在某些方面中，慢路径的某些延迟元件可以被配置为跟踪(或至少接近)与pdrv电路102相关联的延迟。例如，慢路径可以包括多个缓冲器180、182、184、186(例如，反相器)。晶体管170、172可以耦合在中压电源节点166(vdd_mv)与缓冲器182、186的相应电源输入之间。而且，电容元件196可以耦合在晶体管170、172的栅极与缓冲器182的输出之间，而电容元件198可以耦合在晶体管170、172的栅极与缓冲器186的输出之间。电容元件196、198中的每个电容元件可以使用晶体管(例如，pmos晶体管)来实现，该晶体管的漏极端子和源极端子耦合在一起。
20.在某些方面中，晶体管170、172可以是晶体管106、108的复制品。而且，施加到晶体管170、172中的每个晶体管的栅源电压可以等于施加到晶体管106、108中的每个晶体管的栅源电压。例如，施加到晶体管170的栅源电压可以等于(vdd_mv-2
×
vgs)-vdd_mv，其等于2
×
vgs。施加到晶体管106的栅极的电压可以等于vdd_hv
–3×
vgs。而且，节点133处的电压可以处于vdd_hv-vgs。因此，晶体管106的栅源电压可以等于(vdd_hv-3
×
vgs)-(vdd_hv-vgs)，其等于2
×
vgs。因此，晶体管170、106的栅源电压可以相同，从而导致晶体管106、170的源漏阻抗至少接近相同。
21.而且，电容元件196、198可以被配置为与与晶体管114、116相关联的结电容相同。例如，为了将节点135处的电压从逻辑高转变为逻辑低以关断pmos晶体管122，晶体管116可以通过对晶体管116的结电容进行充电来关断。换言之，与在节点135处从逻辑高到逻辑低的转变相关联的延迟可以是与晶体管106的源漏阻抗和与晶体管116的结电容相关联的电阻-电容(rc)时间常数的函数。这个rc时间常数可以由与晶体管170的源漏阻抗和电容元件196的电容相关联的rc时间常数跟踪，以便针对与慢路径140相关联的延迟跟踪与pdrv电路102相关联的延迟。
22.晶体管170、172的漏源阻抗的变化可以跟踪晶体管106、108跨pvt的阻抗的变化。而且，电容元件196、198的电容变化可以跟踪晶体管106、108的结电容的变化。因此，ndrv电路104可以跨pvt实现bbm功能。换言之，与慢路径140相关联的延迟通过跟踪与pdrv电路102
相关联的延迟的pvt跟踪电路(例如，晶体管170、172和电容元件196、198)来实现。
23.虽然示例性半h桥电路100使用用于驱动nmos晶体管120的用于ndrv电路104的bbm生成器实现，但在某些实现方式中，用于驱动pmos晶体管122的pdrv电路可以使用bbm生成器来实现。换言之，用于驱动pmos晶体管122的pdrv电路可以使用bbm生成器实现，该bbm生成器被配置为跟踪与用于驱动nmos晶体管120的ndrv电路相关联的延迟。而且，虽然使用四个缓冲器实现ndrv电路104的慢路径以便于理解，但是可以使用任何数目的缓冲器和相关rc时间常数电路系统(例如，晶体管170和电容元件196)。例如，慢路径可以使用跟踪与pdrv电路102相关联的延迟的六个缓冲器来实现，但与使用四个缓冲器相比，还针对bbm功能实现了更大的延迟。
24.图2是根据本公开的某些方面的用于信号处理的示例操作200的流程图。操作200可以由诸如半h桥电路100之类的功率级电路执行。
25.操作200在框202处开始于电路经由第一栅极驱动电路(例如，pdrv电路102)基于(例如，输入节点105处的)输入信号来驱动第一晶体管(例如，pmos晶体管122)的栅极，并且在框204处，经由第二栅极驱动电路(例如，ndrv电路104)基于输入信号来驱动第二晶体管(例如，nmos晶体管120)的栅极。在框206处，电路施加与经由耦合到第二栅极驱动电路的第一信号路径(例如，慢路径140)中的多个缓冲器(例如，缓冲器180、182、184、186)的多个电子器件驱动第二晶体管的栅极相关联的延迟。在某些方面中，延迟跟踪与驱动第一晶体管的栅极相关联的延迟。
26.在某些方面中，延迟仅应用于在第二晶体管的栅极处从逻辑低到逻辑高的转变。在某些方面中，多个电子器件包括第一栅极驱动电路的电子器件的复制品。在某些方面中，多个电子器件可以包括耦合在电压轨(例如，电压供应节点166)和多个缓冲器中的缓冲器(例如，缓冲器182)的供应节点之间的第三晶体管(例如，晶体管170)以及耦合到多个缓冲器中的缓冲器的输出的第一电容元件(例如，电容元件196)。第一电容元件可以被配置为复制与第一栅极驱动电路相关联的电容元件。
27.上述各种操作或方法可以通过能够执行对应功能的任何合适器件来执行。该器件可以包括各种硬件和/或软件部件和/或模块，包括但不限于电路、专用集成电路(asic)或处理器。通常，在图中所图示的操作的情况下，这些操作可能具有对应的具有相似编号的对应器件加功能部件。
28.如本文中所使用的，术语“确定”涵盖广泛多种动作。例如，“确定”可以包括计算、运算、处理、推导、调查、查找(例如，在表格、数据库或另一数据结构中查找)、确信等。此外，“确定”可以包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)等。此外，“确定”可以包括解决、选择、选取、建立等。
29.如本文中所使用的，提及项列表中的“至少一个”的短语是指那些项的任何组合，包括单个成员。例如，“a、b或c中的至少一个”旨在涵盖：a、b、c、a-b、a-c、b-c和a-b-c，以及具有多个相同元素的任何组合(例如、a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c或a、b和c的任何其他排序)。
30.本文中所公开的方法包括用于实现所述方法的一个或多个步骤或动作。在没有背离权利要求的范围的情况下，方法步骤和/或动作可以彼此互换。换言之，除非指定步骤或动作的特定次序，否则在没有背离权利要求的范围的情况下，可以修改特定步骤和/或动作
的次序和/或使用。
31.应当理解，权利要求不限于上文所说明的精确配置和部件。在没有背离权利要求的范围的情况下，可以对上述方法和装置的布置、操作和细节进行各种修改、改变和变化。