外延结构、P型晶体管、集成电路以及电源管理芯片

外延结构、p型晶体管、集成电路以及电源管理芯片
技术领域
1.本发明涉及半导体器件技术领域，特别是涉及一种外延结构、p型晶体管以及、集成电路和应用以及电源管理芯片。


背景技术：

2.氮化镓(gan)材料由于比传统硅材料更大的禁带宽度，使它具有非常细窄的耗尽区，从而可以开发出载流子浓度非常高的器件结构，对于开发下一代高频高压电子电力器件领域展现出了广阔的应用前景。然而随着氮化镓功率器件技术不断发展，电源系统中的硅基外围电路(如驱动、感应以及控制电路等)开始限制氮化镓功率器件潜能的发挥。一方面，通过封装实现硅基外围电路和氮化镓功率器件的异质集成需要金属线互联，而导致互联寄生电感的产生，引起电路不稳定。比如在驱动电路中，栅极和源极之间的寄生电感l
gs
在较大的电流变化时会引起栅压震荡，开关瞬态过程中可能导致误导通。随着电源系统工作频率增高，寄生效应也愈发显著。另一方面，尽管通过异质单片集成工艺可以尽量降低寄生参数，但除却异质工艺兼容性有限、工艺复杂度高和成本提升等问题外，依然难以摆脱外围电路硅器件的限制。硅器件本身有限的热稳定性限制了氮化镓功率器件在高温工作状态下发挥优异性能；此外由于抗辐照性能较差，硅器件也成为了限制开关电源在辐照环境中应用。为了突破现有硅基外围电路带来的限制，充分释放氮化镓功率器件和电源系统的潜力，全氮化镓单芯片功率集成电路是重要发展方向和前沿研究热点。作为互补型逻辑电路的必需元器件，氮化镓基p型晶体管器件是实现功率集成电路的关键。此外，p型晶体管器件也可以拓展功率器件平台功能，以提高氮化镓功率器件的性能。
3.然而，传统商用硅衬底氮化镓平台上的p型晶体管器件面临着常关型操作和合理的导通电流难以兼得的问题。因此需要新的阈值调控技术来实现p型晶体管器件常关型操作，突破有限的阈值电压调控能力和沟道导通电阻退化的问题，以实现p型晶体管器件在p型栅高电子迁移率晶体管(hemt)功率平台发挥出最大的潜能。


技术实现要素：

4.基于此，为了提高对常关型器件的阈值电压调控能力以及降低器件导通电阻，有必要提供一种外延结构、p型晶体管以及、集成电路和应用以及电源管理芯片。
5.本发明提供一种外延结构，包括基体以及在基体上形成的垂直堆叠结构，所述垂直堆叠结构包括依次层叠的第一p型区、p型沟道区以及第二p型区，所述第一p型区的一侧表面与所述基体的一侧表面接触；
6.其中，所述第一p型区包括至少一层第一p型层，所述p型沟道区包括至少一层p型沟道层，所述第二p型区包括至少一层第二p型层。
7.在其中一个实施例中，所述第一p型层以及所述第二p型层中掺杂元素各自独立地选自镁以及氧中的至少一种，所述p型沟道层中掺杂元素选自硅、锗、铁、碳以及氧中的至少一种；和/或
8.所述第一p型层的掺杂浓度为10
12
cm-3
～10
22
cm-3
，所述p型沟道层的掺杂浓度为0～10
22
cm-3
，所述第二p型层的掺杂浓度为10
12
cm-3
～10
22
cm-3
；和/或
9.所述第一p型层的主体材料与所述第二p型层的主体材料各自独立地选自氮化镓、氮化铝镓、铟镓氮、氮化铝铟镓、氮化铝、铟铝镓氮、氧化锌、氧化铟、氧化亚锡、氧化锡、氧化铜以及氧化镍中的至少一种，所述p型沟道层的主体材料选自氮化镓、氮化铝镓、氮化铝、铟镓氮以及铟铝镓氮中的至少一种。
10.在其中一个实施例中，所述基体包括依次层叠的衬底、应力缓冲层、沟道层以及势垒层，所述势垒层的一侧表面与所述第一p型区的一侧表面接触。
11.在其中一个实施例中，通过引入自发极化和压电极化中的至少一种的形成方法在所述势垒层与所述沟道层之间形成二维电子气。
12.本发明还提供一种p型晶体管，包括栅介质层、第一栅极、第一电极、第二电极以及如上述的外延结构，所述第一电极与所述第二电极中一个为第一源极，另一个为第一漏极；
13.其中，所述栅介质层与所述外延结构中的所述第一p型区、所述p型沟道区以及所述第二p型区接触，所述第一栅极与所述栅介质层接触；
14.所述第一电极与所述第一p型区接触，所述第二电极与所述第二p型区接触。
15.在其中一个实施例中，还包括第三电极，所述第三电极的材料与所述p型沟道区的材料形成欧姆接触或肖特基接触。
16.本发明还进一步地提供一种集成电路，包括如上述的p型晶体管。
17.在其中一个实施例中，还包括n型晶体管，其中，所述p型晶体管的基体与所述n型晶体管的基体为同一基体，所述n型晶体管还包括第三p型区，所述第三p型区设置于所述基体之上，所述第三p型区的厚度、掺杂浓度、主体材料以及掺杂元素与所述第一p型区相同。
18.在其中一个实施例中，所述n型晶体管还包括第二源极、第二漏极以及第二栅极，其中所述第二栅极与所述第三p型区接触，所述第二源极与所述基体接触，所述第二漏极与所述基体接触。
19.更进一步地，本发明提供一种电源管理芯片包括如上述的p型晶体管。
20.通过上述垂直堆叠的第一p型区、p型沟道区以及第二p型区的外延结构中，p型沟道区可以在不受光刻工艺的限制下，将沟道长度锐减至纳米范围。此外还可以通过调节p型沟道区掺杂浓度，实现对具有上述外延结构的常关型p型晶体管阈值电压的自由调控。
21.进一步地，具有上述外延结构的晶体管结构的栅极沟道宽度由p型沟道区厚度决定。在不需要高成本以及低效率的电子束光刻工艺的情况下可以通过外延厚度将沟道宽度控制至几十纳米，极大地降低沟道导通电阻。另外，相比于传统的平面型p型晶体管器件结构，垂直型p型晶体管器件侧壁受到方向性刻蚀轰击较小，引入的缺陷更少，p型沟道区可以实现更好的导通特性。
附图说明
22.图1为本发明的外延结构的截面结构示意图；
23.图2为本发明一实施方式的p型晶体管的截面结构示意图；
24.图3为本发明一实施方式的p型晶体管的截面结构示意图；
25.图4为本发明集成的p型晶体管与n型晶体管的截面结构示意图；
26.图5为本发明实施例1提供的p型晶体管的转移输出特征曲线；
27.附图说明：10：外延结构，110：基体，111：衬底，112：应力缓冲层，113：沟道层，114：势垒层，115：二维电子气，120：第一p型区，130：p型沟道区，140：第二p型区，20：p型晶体管，150：栅介质层，160：第一栅极，170：第一电极，180：第二电极，190：第三电极，30：集成的p型晶体管与n型晶体管，210：第三p型区，220：第一n型区，230：第二栅极，240：第二源极，250：第二漏极。
具体实施方式
28.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
29.在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
30.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
31.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
32.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
33.如图1所示，本发明提供一种外延结构10，包括基体110以及在基体110上形成的垂直堆叠结构，垂直堆叠结构包括在基体110上依次层叠的第一p型区120、p型沟道区130以及第二p型区140，第一p型区140的一侧表面与基体110的一侧表面接触；
34.其中，第一p型区120包括至少一层第一p型层，p型沟道区130包括至少一层p型沟
道层，第二p型区140包括至少一层第二p型层。
35.在一个具体示例中，第一p型层以及第二p型层中掺杂元素各自独立地选自镁以及氧中的至少一种，p型沟道层中掺杂元素选自硅、锗、铁、碳以及氧中的至少一种。
36.在一个具体示例中，第一p型层的掺杂浓度为10
12
cm-3
～10
22
cm-3
，p型沟道层的掺杂浓度为0～10
22
cm-3
以及第二p型层的掺杂浓度为10
12
cm-3
～10
22
cm-3
。
37.在一个具体示例中，第一p型层的主体材料与第二p型层的主体材料各自独立地选自氮化镓、氮化铝镓、铟镓氮、氮化铝铟镓、氮化铝、铟铝镓氮、氧化锌、氧化铟、氧化亚锡、氧化锡、氧化铜以及氧化镍中的至少一种，p型沟道层的主体材料选自氮化镓、氮化铝镓、氮化铝、铟镓氮以及铟铝镓氮中的至少一种。
38.可以理解地，上述第一p型区120中各第一p型层中的掺杂元素、掺杂浓度以及主体材料的选择都互不影响；p型沟道区130中各p型沟道层中的掺杂元素、掺杂浓度以及主体材料的选择都互不影响；以及第二p型区140中各第二p型沟道层中的掺杂元素、掺杂浓度以及主体材料的选择都互不影响。
39.进一步地，第一p型区120的厚度为10nm～300nm，p型沟道区130的厚度为10nm～200nm，第二p型区140的厚度为10nm～300nm。
40.在一个具体示例中，基体110包括依次堆叠的衬底111、应力缓冲层112、沟道层113以及势垒层114，势垒层114的一侧表面与第一p型区120的一侧表面接触。
41.其中，衬底111可以但不限于是硅、碳化硅、氮化镓、氮化铝、蓝宝石或金刚石，衬底111的厚度为0.1mm～1mm。
42.进一步地，应力缓冲层112的厚度为1μm～10μm，应力缓冲层112的材料选自氮化物，可以理解地，上述应力缓冲层112的材料可以但不限于是氮化镓以及氮化铝镓中的至少一种。
43.沟道层113的厚度为100nm～600nm，沟道层113的材料选自氮化镓、氮化铝、氮化铝镓以及氮化铟镓中的至少一种。
44.势垒层114的厚度为1nm～100nm，势垒层114的材料选自氮化铝镓、氮化镓、氮化铝、以及氮化铟镓中的至少一种。
45.在一个具体示例中，在势垒层114与沟道层113之间通过引入自发极化和压电极化中的至少一种的方法形成二维电子气115。
46.可以理解地，采用禁带宽度不同的沟道层113材料以及势垒层114材料，使二者的导带底存在一个带阶差，这个导带的带阶差加上界面处的大量正电荷会使导带底能带弯曲，能带弯曲使异质结结面处形成一个二维势阱。二维势阱将会把极化诱生电子限制其中，这些电子在势阱中只能沿着平行于突变结界面的平面内作二维运动形成二维电子气115。二维电子气115可以作为背电极可以增强对p型晶体管栅极调控，此外还可以进一步拓宽具有上述外延结构的阈值电压的调控范围。
47.上述外延结构10的形成方法包括以下步骤s10～s90：
48.步骤s10：提供衬底111，优选地，衬底111为氮化镓。
49.步骤s20：在衬底111上形成应力缓冲层112，应力缓冲层112的形成方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
50.步骤s30：在应力缓冲层112上形成沟道层113，沟道层113的形成方法可以但不限
于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
51.步骤s40：在沟道层113上形成势垒层114，势垒层114的形成方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
52.步骤s50：在势垒层114上形成第一p型区120，所述第一p型区120的形成方法可以但不限于是通过化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种方法制备第一p型层主体材料，掺杂元素利用可以但不限于是离子注入及高温退火激活方式或低能电子辐射激活方法进行掺杂。
53.步骤s60：在第一p型区120上形成p型沟道区130，所述p型沟道区130的形成方法可以但不限于是通过化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种方法制备p型沟道层主体材料，掺杂元素利用可以但不限于是离子注入及高温退火激活方式或低能电子辐射激活方法进行掺杂。
54.步骤s70：在p型沟道区130上形成第二p型区140，所述第二p型区140的形成方法可以但不限于是通过化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种方法制备第一p型层主体材料，掺杂元素利用可以但不限于是离子注入及高温退火激活方式或低能电子辐射激活方法进行掺杂。
55.步骤s80：刻蚀部分第一p型区120、p型沟道区130以及第二p型区140至所需宽度；
56.步骤s90：在沟道层113以及势垒层114之间通过引入自发极化和压电极化中的至少一种的方法引入二维电子气115。
57.可以理解地，对于第一p型区120、p型沟道区130以及第二p型区140的宽度需求，上述步骤s80可以根据需要进行调整，例如如果各层所需宽度相同则不需要对其进行刻蚀步骤s80。
58.通过上述垂直堆叠的第一p型区120、p型沟道区130以及第二p型区140的外延结构10中，p型沟道区130可以在不受光刻工艺的限制下，将沟道长度锐减至纳米范围。此外还可以通过调节p型沟道区130掺杂浓度，实现对具有上述外延结构10的常关型p型晶体管阈值电压的自由调控。
59.进一步地，具有上述外延结构10的晶体管结构的栅极沟道宽度由p型沟道区130厚度决定。在不需要高成本以及低效率的电子束光刻工艺的情况下可以通过外延厚度将沟道宽度控制至几十纳米，极大地降低沟道导通电阻。另外，相比于传统的平面型p型晶体管器件结构，垂直型p型晶体管器件侧壁受到方向性刻蚀轰击较弱，引入的缺陷更少，p型沟道区130沟道可以实现更好的导通特性。
60.本发明还提供一种p型晶体管20，包括栅介质层150、第一栅极160以及如上述的外延结构10，其中，栅介质层150与第一p型区120、p型沟道区130以及第二p型区140接触，第一栅极160与栅介质层150接触。
61.可以理解地，栅介质层150材料可以但不限于是氧化铝、氮化铝、氮氧化铝、氧化硅、氮化硅、氮氧化硅以及氧化锆中的至少一种，第一栅极160材料可以但不限于是钛、铝、镍、金、铬、氮化钛、钨以及氧化镍中的至少一种。
62.进一步地，第一栅极160的材料与栅介质层150的材料形成欧姆接触或肖特基接触。
63.在一个具体示例中还包括第一电极170和第二电极180，第一电极170与第一p型区
120接触，第二电极180与所述第二p型区140接触，其中，第一电极170为第一源极，第二电极180为第一漏极，或第一电极170为第一漏极，第二电极180为第一源极。
64.进一步地，第一电极170的材料与第一p型区120的材料形成欧姆接触或是肖特基接触，第二电极180的材料与第二p型区140的材料形成欧姆接触或是肖特基接触。
65.优选地，第一电极170的材料与第一p型区120的材料形成欧姆接触，第二电极180的材料与第二p型区140的材料形成欧姆接触。
66.在一个具体示例中，还包括第三电极190，第三电极190的材料与p型沟道区130的材料形成欧姆接触或肖特基接触。
67.可以理解地，上述第一电极170、第二电极180以及第三电极190各自独立地选自钛、铝、镍、金、铬、氮化钛、钨、以及氧化镍中的至少一种。
68.进一步地，可以通过对第三电极190对p型沟道区130进行接地或是施加偏置，来调控上述晶体管的阈值电压。
69.上述如图2所示的p型晶体管20的形成方法包括以下步骤s110～s150：
70.步骤s110：提供上述各层宽度相同的外延结构10，去除部分p型沟道区130以及第二p型区140。
71.步骤s120：在第一p型区120上形成栅介质层150，形成栅介质层150的方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
72.步骤s130：在栅介质层150上形成第一栅极160，形成第一栅极160的方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
73.步骤s140：在第一p型区120上形成第一电极170，在第二p型区140上形成第二电极180形成第一电极170以及第二电极180的方法可以但不限于是金属蒸镀、化学气相沉积以及磁控溅射中的至少一种。
74.进一步如图3所示的p型晶体管20的形成方法包括步骤s150-s190。
75.步骤s150：提供上述各层宽度相同的外延结构10，去除部分p型沟道区130以及第二p型区140。
76.步骤s160：在第一p型区120上形成栅介质层150，形成栅介质层150的方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
77.步骤s170：在栅介质层150上形成第一栅极160，形成第一栅极160的方法可以但不限于是化学气相沉积、分子束外延、原子层沉积、真空离子镀膜和磁控溅射中的至少一种。
78.步骤s180：在第一p型区120上形成第一电极170，在第二p型区140上形成第二电极180形成第一电极170以及第二电极180的方法可以但不限于是金属蒸镀、化学气相沉积以及磁控溅射中的至少一种。
79.步骤s190：在p型沟道区130上形成第三电极190，形成第三电极190的方法可以但不限于是金属蒸镀、化学气相沉积以及磁控溅射中的至少一种。
80.本发明还提供一种集成电路，包括如上述的p型晶体管20。
81.在一个具体示例中，还包括n型晶体管，其中，p型晶体管20的基体110与n型晶体管的基体110为同一基体110，n型晶体管还包括第三p型区210，第三p型区210设置于基体110
之上，第三p型区210的厚度、掺杂浓度、主体材料以及掺杂元素与第一p型区120相同。
82.在一个具体示例中，n型晶体管还包括第二源极240、第二漏极250以及第二栅极230，其中第二栅极230与第三p型区210接触，第二源极240与基体110接触，第二漏极250与基体110接触。
83.第二栅极230、第二源极240以及第二漏极250各自独立地选自钛、铝、镍、金、铬、氮化钛、钨以及氧化镍中的至少一种。
84.可以理解地，第三p型区210的材料与第二栅极230的材料形成欧姆接触或是肖特基接触，第二源极240与第二漏极250分别位于第三p型区210的两侧。
85.在一个具体示例中，第三p型区210包括至少一层第三p型层，第三p型层中掺杂元素各自独立地选自镁以及氧中的至少一种；第三p型层的掺杂浓度为10
12
cm-3
～10
22
cm-3
，第三p型层的主体材料选自氮化镓、氮化铝镓、铟镓氮、氮化铝铟镓、氮化铝、铟铝镓氮、氧化锌、氧化铟、氧化亚锡、氧化锡、氧化铜以及氧化镍中的至少一种。
86.进一步地，上述n型晶体管还包括第一n型区220，第一n型区220在第三p型区210与基体110之间，第一n型区220的材料与第二栅极230的材料形成欧姆接触或是肖特基接触，第一n型区220的厚度、掺杂浓度、主体材料以及掺杂元素与p型沟道区130相同。
87.在一个具体示例中，第一n型区220包括至少一层第一n型层，第一n型中掺杂元素选自硅、锗、铁、碳以及氧中的至少一种，第一n型层的掺杂浓度为0～10
22
cm-3
且掺杂浓度不为0；第一n型层的主体材料选自氮化镓、氮化铝镓、氮化铝、铟镓氮以及铟铝镓氮中的至少一种。
88.第三p型区210还可与第一n型区220形成同片基体n型晶体管器件的pn结栅结构，为集成的p型晶体管与n型晶体管30提供更低的栅极漏电及更大的栅压摆幅。
89.由于在上述晶体管制备工艺中的退火步骤会使第二源极240与第二漏极250的金属材料从势垒层114材料中存在的位错进入势垒层114中，因此会导致部分进入势垒层114的第二源极240金属材料与第二漏极250金属材料分别与二维电子气115形成欧姆接触。
90.如图4所示，集成的p型晶体管与n型晶体管30的形成方法包括以下步骤s210～s220：
91.步骤s210：提供各层宽度相同的外延结构10，刻蚀除第一p型区120、p型沟道区130以及第二p型区140部分的区域以及第一n型区220和第三p型区210部分的区域，在第一p型区120、p型沟道区130以及第二p型区140上形成如图2的p型晶体管。
92.步骤s220：在第一n型区220上形成第二栅极230，在上述第一n型区220以及第三p型区210的两侧分别形成第二源极240以及第二漏极250，形成第二栅极230、第二源极240以及第二漏极250的方法可以但不限于是金属蒸镀、化学气相沉积以及磁控溅射中的至少一种。
93.上述集成电路充分利用外延结构，在基体110上实现同时制备n型晶体管以及p型晶体管，尤其是外延结构中的第一p型区以及p型沟道区只需要通过刻蚀的方法去除多余材料，预留出第三p型区或第三p型区以及第一n型区的区域，在预设第三p型区的区域中未被刻蚀的第一p型区即为n型晶体管中的第三p型区，在预设第一n型区的区域中未被刻蚀的p型沟道区即为n型晶体管中的第一n型区，无需额外制备步骤再次制备n型晶体管中的第三p型区以及第一n型区。
94.本发明还提供一种电源管理芯片包括如上的p型晶体管或如上述的集成电路。
95.可以理解地，上述电源管理芯片可以广泛应用于各种电子元器件等电子产品。
96.以下提供具体的实施例对本发明外延结构、p型晶体管以及集成电路作进一步详细地说明。以下具体实施方式所涉及到的原料，若无特殊说明，均可来源于市售。
97.实施例1
98.本实施例提供一种p型晶体管，p型晶体管包括外延结构，第一栅极、栅介质层、第一源极以及第一漏极，
99.其中外延结构包括依次层叠的厚度为0.5mm的硅材料作为衬底，厚度为4μm的algan/gan超晶格作为应力缓冲层，厚度为400nm的gan作为沟道层，厚度为15nm的algan作为势垒层，沟道层与势垒层存在二维电子气结构相接触，厚度为80nm以及掺杂浓度为3
×
10
19
cm-3
的mg掺杂gan作为第一p型层即第一p型区，厚度为50nm以及掺杂浓度为1
×
10
18
cm-3
的si掺杂gan作为p型沟道层即p型沟道区，厚度为50nm以及掺杂浓度为3
×
10
19
cm-3
的mg掺杂gan作为第二p型层即第二p型区，
100.ni/au作为第一漏极，ni/au作为第一源极，ni/au作为第一栅极，氧化铝作为栅介质层，第一漏极的材料与第一p型区的材料形成欧姆接触，第一源极的材料与第二p型区的材料形成欧姆接触。
101.如图5所示，提供了由有限元仿真获得的具有不同硅掺杂浓度的p型沟道层作为p型沟道区的实施例1的转移输出特征曲线。
102.实施例2
103.本实施例提供一种集成于同一基体上的p型晶体管与n型晶体管，包括外延结构，第一栅极、栅介质层、第一源极、第一漏极、第一n型区、第三p型区、第二栅极、第二源极以及第二漏极，
104.其中外延结构包括依次层叠的厚度为0.5mm的硅材料作为衬底，厚度为4μm的algan/gan超晶格作为应力缓冲层，厚度为400nm的gan作为沟道层，厚度为15nm的algan作为势垒层，沟道层与势垒层存在二维电子气结构相接触，厚度为80nm以及掺杂浓度为3
×
10
19
cm-3
的mg掺杂gan作为第一p型层即第一p型区，厚度为50nm以及掺杂浓度为1
×
10
19
cm-3
的si掺杂gan作为p型沟道层即p型沟道区，厚度为50nm以及掺杂浓度为3
×
10
20
cm-3
的氧掺杂氧化镍作为第二p型层即第二p型区，厚度为80nm以及掺杂浓度为3
×
10
19
cm-3
的mg掺杂gan作为第三p型层即第三p型区，厚度为50nm以及掺杂浓度为1
×
10
19
cm-3
的si掺杂gan作为第一n型层即第一n型区，
105.ni/au作为第一漏极，ni/au作为第一源极，ni/au作为第一栅极，氧化铝作为栅介质层，ti/al/ni/au作为第二漏极，ti/al/ni/au作为第二源极，ni/au作为第二栅极，第一漏极的材料与第一p型区的材料形成欧姆接触，第一源极的材料与第二p型区的材料形成欧姆接触，第二漏极的材料与二维电子气形成欧姆接触，第二源极的材料与二维电子气形成欧姆接触。
106.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
107.以上所述实施例仅表达了本发明的几种实施方式，便于具体和详细地理解本发明
的技术方案，但并不能因此而理解为对发明专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。应当理解，本领域技术人员在本发明提供的技术方案的基础上，通过合乎逻辑地分析、推理或者有限的实验得到的技术方案，均在本发明所附权利要求的保护范围内。因此，本发明专利的保护范围应以所附权利要求的内容为准，说明书以及附图可以用于解释权利要求的内容。