可调节精度的模数转换器及电子设备的制作方法

1.本公开涉及电子元器件技术领域，更为具体来说，本公开涉及可调节精度的模数转换器及电子设备。


背景技术：

2.在传感器芯片设计的过程中通常需要涉及一个低功耗高精度的模数转换器(adc),传统adc的架构如图1所示。传统的adc是一种2阶调制器sigma delta adc(adc)。在实际的传感器设计应用场景中，往往会根据不同的应用环境，对adc的精度产生不同的需求。现有技术的adc在解决不同精度的需求时，主要是设计一个非常高精度的adc，进而使这个adc的精度可以向下兼容。然而现有技术的这种做法会带来功耗浪费的问题，例如：在精度需求相对比较低的传感器设计应用场景，高精度的adc的功耗相对较高。


技术实现要素：

3.为解决现有技术的模数转换器存在功耗大不能满足用户需求的技术问题。
4.为实现上述技术目的，本公开提供了一种可调节精度的模数转换器，包括：
5.逐次逼近架构的第一模数转换器、sigma-delta架构的第二模数转换器以及逻辑电容阵列；
6.还包括：多个第一电容以及多个第二电容；
7.所述第一电容与所述sigma-delta架构的第二模数转换器中的运算放大器并联连接；
8.所述第二电容通过开关与所述sigma-delta架构的第二模数转换器中的运算放大器串联接地；
9.所述第一模数转换器与所述第二模数转换器相连接；
10.所述逻辑电容阵列与所述第一模数转换器相连接；
11.所述第一模数转换器和/或所述第二模数转换器中具有自校准比较器；
12.所述第二模数转换器中具有自校正运算放大器；
13.其中，所述自校准比较器由所述自校正运算放大器以及latch电路串联组成；
14.其中，所述自校正运算放大器包括：
15.第一子运算放大单元、第二子运算放大单元以及第三子运算放大单元；
16.所述第一子运算放大单元与所述第二子运算放大单元相连接；
17.所述第三子运算放大单元连接于所述第一子运算放大单元以及所述第二子运算放大单元之间；
18.所述第二子运算放大单元和所述第三子运算放大单元分别通过多个有极性电容接地；
19.所述第一子运算放大单元、所述第二子运算放大单元和所述第三子运算放大单元共同连接电源端电压。
20.进一步，所述第一子运算放大单元具体包括：
21.第一pmos管、第二pmos管、第三pmos管、第一nmos管和第二nmos管；
22.所述第一pmos管的源极和所述第三pmos管的源极相连接，并且所述第一pmos管的源极、所述第三pmos管的源极与所述第二pmos管的漏极相连接；
23.所述第一pmos管的栅极接输入电压信号；
24.所述第三pmos管的栅极接输入电压信号；
25.所述第二pmos管的源极接电源端电压；
26.所述第一pmos管的漏极和所述第一nmos管的漏极相连接；
27.所述第一nmos管的源极和所述第二nmos管的源极相连接并且共同接地；
28.所述第一nmos管的漏极和栅极相连接，所述第二nmos管的漏极和栅极相连接，并且所述第一nmos管的漏极和所述第二nmos管的源极分别与所述第二子运算放大单元，以及所述第一nmos管的漏极和所述第二nmos管的漏极分别与所述第三子运算放大单元相连接；
29.所述第三pmos管的漏极与所述第三子运算放大单元相连接；
30.所述第三pmos管的漏极与所述第二子运算放大单元相连接；
31.所述第三pmos管的漏极与所述第二nmos管的漏极相连接；
32.所述第一nmos管的栅极以及所述第二nmos管的栅极分别与所述第二子运算放大单元连接。
33.进一步，所述第三子运算放大单元具体包括：
34.第四pmos管、第五pmos管以及第六pmos管；
35.所述第五pmos管的源极和所述第六pmos管的源极相连接且与所述第四pmos管的漏极相连接；
36.所述第四pmos管的源极接电源端电压；
37.所述第五pmos管的栅极通过第一有极性电容接地；
38.所述第五pmos管的栅极通过开关与所述第二子运算放大单元连接；
39.所述第六pmos管的栅极通过第二有极性电容接地；
40.所述第六pmos管的栅极与所述第二子运算放大单元相连接；
41.所述第五pmos管的漏极以及所述第六pmos管的漏极分别与所述第一子运算放大单元相连接；
42.所述第五pmos管的漏极与所述第一nmos管的漏极相连接；
43.所述第六pmos管的漏极与所述第三pmos管的漏极以及所述第二nmos管的漏极相连接。
44.进一步，所述第二子运算放大单元具体包括：
45.第七pmos管、第八pmos管、第三nmos管、第四nmos管、第五nmos管以及第六nmos管；
46.所述第七pmos管的栅极和所述第八pmos管的栅极相连接；
47.所述第七pmos管的源极和所述第八pmos管的源极接电源端电压；
48.所述第七pmos管的漏极通过第一开关与所述第五pmos管的栅极相连接；
49.所述第七pmos管的漏极和所述第三nmos管的漏极相连接；
50.所述第八pmos管的漏极和所述第四nmos管的漏极相连接；
51.所述第八pmos管的漏极以及所述第四nmos管的漏极通过第四有极性电容接地；
52.所述第八pmos管的漏极以及所述第四nmos管的漏极通过开关与所述第六nmos管的栅极相连接；
53.所述第三nmos管的栅极和所述第四nmos管的栅极接电源端电压；
54.所述第三nmos管的源极和所述第五nmos管的漏极相连接；
55.所述第四nmos管的源极和所述第六nmos管的漏极相连接；
56.所述第五nmos管的源极和所述第六nmos管的源极相连接且接地；
57.所述第一nmos管的栅极与所述第五nmos管的栅极相连接，且与所述第六nmos管的栅极相连接。
58.进一步，所述逻辑电容阵列中的最高两位电容通过电容控制开关的开合实现是否接入所述第一模数转换器。
59.进一步，所述第二模数转换器中具有第一运算放大器和第二运算放大器；
60.所述第一运算放大器通过电容与所述第二运算放大器相连接；
61.所述第二运算放大器与所述自校准比较器相连接；
62.所述第一运算放大器为自校正运算放大器。
63.进一步，还包括：逻辑开关，用于将所述逐次逼近架构的第一模数转换器短接。
64.进一步，还包括：
65.保护电容；
66.所述逻辑开关具体包括第一逻辑开关和第二逻辑开关；
67.所述逻辑开关通过调整所述第一逻辑开关和第二逻辑开关的开闭实现调整接入所述可调节精度的模数转换器的模数转换器；
68.所述保护电容通过所述逻辑开关接入所述sigma-delta架构的第二模数转换器中，且所述保护电容与所述所述sigma-delta架构的第二模数转换器中的第一运算放大器并联连接。
69.为了解决上述技术问题，本公开还提供了一种电子设备，所述电子设备搭载了上述的可调节精度的模数转换器。
70.本公开的可调节精度的模数转换器结构简单，能够根据实际的传感器芯片设计应用场景调节模数转换器的精度，降低了功耗。
附图说明
71.图1示出了现有技术的sd adc结构示意图；
72.图2示出了本公开的实施例一的可调节精度的模数转换器的结构示意图；
73.图3示出了本公开的实施例一的自校正运算放大器的结构示意图图；
74.图4示出了本公开的实施例二可调节精度的模数转换器的结构示意图；
75.图5示出了本公开的实施例三的可调节精度的模数转换器的结构示意图；
76.图6示出了本公开的实施例一至三中的自校准比较器的结构示意图；
77.图7示出了本公开的实施例四的可调节精度的模数转换器的结构示意图。
具体实施方式
78.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性
的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
79.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
80.实施例一：
81.如图2所示：
82.本公开还提供了一种可调节精度的模数转换器，包括：
83.逐次逼近sar架构的第一模数转换器、sigma-delta架构的第二模数转换器以及逻辑电容阵列；
84.还包括：多个第一电容以及多个第二电容；
85.所述第一电容与所述sigma-delta架构的第二模数转换器中的运算放大器并联连接；
86.所述第二电容通过开关与所述sigma-delta架构的第二模数转换器中的运算放大器串联接地；
87.所述第一模数转换器与所述第二模数转换器相连接；
88.所述逻辑电容阵列与所述第一模数转换器相连接；
89.所述第一模数转换器和/或所述第二模数转换器中具有自校准比较器；
90.所述第二模数转换器中具有自校正运算放大器；
91.其中，所述自校准比较器由所述自校正运算放大器以及latch电路串联组成；
92.其中，所述自校正运算放大器包括：
93.第一子运算放大单元、第二子运算放大单元以及第三子运算放大单元；
94.所述第一子运算放大单元与所述第二子运算放大单元相连接；
95.所述第三子运算放大单元连接于所述第一子运算放大单元以及所述第二子运算放大单元之间；
96.所述第二子运算放大单元和所述第三子运算放大单元分别通过多个有极性电容接地；
97.所述第一子运算放大单元、所述第二子运算放大单元和所述第三子运算放大单元共同连接电源端电压。
98.在用户进行传感器芯片设计的过程中，可以通过断开开关k1实现停止接入sd adc部分电路实现节约电路整体功耗的技术效果。
99.具体的，所述逻辑电容阵列包括二进制排布的多个电容，其电容大小分别为32c
u1
、16c
u1
、8c
u1
、4c
u1
、2c
u1
、1c
u1
、1c
u1
。
100.具体的，所述第二模数转换器中具有第一运算放大器和第二运算放大器；
101.所述第一运算放大器通过电容与所述第二运算放大器相连接；
102.所述第二运算放大器与所述自校准比较器相连接。
103.如图3所示：
104.本公开中所述的可调节精度的模数转换器中的自校正运算放大器，具体包括：
105.第一子运算放大单元、第二子运算放大单元以及第三子运算放大单元；
106.所述第一子运算放大单元与所述第二子运算放大单元相连接；
107.所述第三子运算放大单元并联连接于所述第一子运算放大单元以及所述第二子运算放大单元之间；
108.所述第二子运算放大单元和所述第三子运算放大单元分别通过多个有极性电容接地；
109.所述第一子运算放大单元、所述第二子运算放大单元和所述第三子运算放大单元共同连接电源端电压。
110.进一步，所述第一子运算放大单元具体包括：
111.第一pmos管p1、第二pmos管p2、第三pmos管p3、第一nmos管n1和第二nmos管n2；
112.所述第一pmos管p1的源极和所述第三pmos管p3的源极相连接，并且所述第一pmos管p1的源极和所述第三pmos管p3的源极与所述第二pmos管p2的漏极相连接；
113.所述第一pmos管p1的栅极接输入电压信号；
114.所述第三pmos管p3的栅极接输入电压信号；
115.所述第二pmos管p2的源极接电源端电压vdd；
116.所述第一pmos管p1的漏极和所述第一nmos管n1的漏极相连接；
117.所述第一nmos管n1的源极和所述第二nmos管n2的源极相连接并且共同接地；
118.所述第一nmos管n1的漏极和栅极相连接，所述第二nmos管n2的漏极和栅极相连接，并且所述第一nmos管的漏极和所述第二nmos管的源极分别与所述第二子运算放大单元，以及所述第一nmos管的漏极和所述第二nmos管的漏极分别与所述第三子运算放大单元相连接；
119.所述第三pmos管p3的漏极与所述第三子运算放大单元相连接；
120.所述第三pmos管p3的漏极与所述第二子运算放大单元相连接；
121.所述第三pmos管p3的漏极与所述第二nmos管n2的漏极相连接；
122.所述第三pmos管p3的漏极与所述第二子运算放大单元相连接；
123.所述第一nmos管n1的栅极以及所述第二nmos管n2的栅极分别与所述第二子运算放大单元连接。
124.进一步，所述第三子运算放大单元具体包括：
125.第四pmos管p4、第五pmos管p5以及第六pmos管p6；
126.所述第五pmos管p5的源极和所述第六pmos管p6的源极相连接且与所述第四pmos管p4的漏极相连接；
127.所述第四pmos管p4的源极接电源端电压vdd；
128.所述第五pmos管p5的栅极通过第一有极性电容c1接地；
129.所述第五pmos管p5的栅极通过开关与所述第二子运算放大单元连接；
130.所述第六pmos管p6的栅极通过第二有极性电容接地；
131.所述第六pmos管p6的栅极与所述第二子运算放大单元相连接；
132.所述第五pmos管p5的漏极以及所述第六pmos管p6的漏极分别与所述第一子运算放大单元相连接；
133.所述第五pmos管p5的漏极与所述第一nmos管n1的漏极相连接；
134.所述第六pmos管p6的漏极与所述第三pmos管p3的漏极以及所述第二nmos管n2的漏极相连接。
135.进一步，所述第二子运算放大单元具体包括：
136.第七pmos管p7、第八pmos管p8、第三nmos管n3、第四nmos管n4、第五nmos管n5以及第六nmos管n6；
137.所述第七pmos管p7的栅极和所述第八pmos管p8的栅极相连接；
138.所述第七pmos管p7的源极和所述第八pmos管p8的源极接电源端电压vdd；
139.所述第七pmos管p7的漏极通过第三有极性电容c3接地；
140.所述第七pmos管p7的漏极通过第一开关与所述第五pmos管p5的栅极相连接；
141.所述第七pmos管p7的漏极和所述第三nmos管n3的漏极相连接；
142.所述第八pmos管p8的漏极和所述第四nmos管n4的漏极相连接；
143.所述第八pmos管p8的漏极以及所述第四nmos管n4的漏极通过第四有极性电容c4接地；
144.所述第八pmos管p8的漏极以及所述第四nmos管n4的漏极通过开关a1与所述第六nmos管n6的栅极相连接；
145.所述第三nmos管n3的栅极和所述第四nmos管n4的栅极接电源端电压vdd；
146.所述第三nmos管n3的源极和所述第五nmos管n5的漏极相连接；
147.所述第四nmos管n4的源极和所述第六nmos管n6的漏极相连接；
148.所述第五nmos管n5的源极和所述第六nmos管n6的源极相连接且接地；
149.所述第一nmos管n1的栅极与所述第五nmos管n5的栅极相连接，且与所述第六nmos管n6的栅极相连接。
150.需要说明的是：所述的第一有极性电容c1和第二有极性电容c2起到存储电容的作用，用于当自校正运算放大器电路断开电源后，能够短时间在电容上保留有一定的电荷短暂形成一定电压。
151.所述的第三有极性电容和第四有极性电容起到固定运放电路的单位增益带宽的作用。
152.本公开中所述的可调节精度的模数转换器中的自校准比较器的具体结构如图6所示。
153.需要说明的是：
154.如图6所示，所述自校准比较器的电路结构为在如实施例一所述的自校正运算放大器的电路基础上再串联一级latch电路实现，latch电路为锁存器电路，为本领域的常规电路结构设计即可实现方案，图6中仅示出了一种可选的实施方式，本领域技术人员可以进行常规替换，其结构亦在本公开的保护范围之内。
155.实施例二：
156.如图4所示：
157.本公开的实施例一的技术方案还可以做如下改进：
158.所述可调节精度的模数转换器，还包括电容控制开关；
159.所述逻辑电容阵列中的最高两位电容通过电容控制开关的开合实现是否接入所
述第一模数转换器。
160.即如图4所示，用户在使用过程中可以通过断开所述电容控制开关使得所述逻辑电容阵列中的所述最高两位电容32c
u1
以及16c
u1
断路，不接入所述逻辑电容阵列。用户可以根据实际传感器芯片设计应用场景的需求来调节是否接入这两位最高的负载电容，以实现有效降低sar adc的负载电容，从而有效降低传感器设计应用场景的整体功耗。
161.实施例三：
162.如图5所示，
163.本公开的实施例一的技术方案还可以做如下改进：
164.所述可调节精度的模数转换器，还包括逻辑开关，所述逻辑开关用于将所述逐次逼近sar架构的第一模数转换器短接。
165.如图5所示，当所述逻辑开关闭合时，整个sar架构的第一模数转换器接入，所述sar架构的第一模数转换器和sd架构的第二模数转换器共同接入工作。而当所述逻辑开关断开时，整个sar架构的第一模数转换器未接入工作，通过改进的sd架构的第二模数转换器实现用户的模数转换需求。
166.通过这种方案使得整个第一模数转换器sar adc不再工作，直接采用后面sd adc来实现用户的传感器芯片设计需求。由于sar adc不再工作，进一步降低了整个adc的总功耗。
167.实施例四：
168.如图7所示：
169.本公开的实施例一的技术方案还可以做如下改进：
170.所述可调节精度的模数转换器还包括：
171.保护电容；
172.逻辑开关，所述逻辑开关用于将所述逐次逼近sar架构的第一模数转换器短接；
173.所述逻辑开关具体包括第一逻辑开关和第二逻辑开关；
174.所述逻辑开关通过调整所述第一逻辑开关和第二逻辑开关的开闭实现调整接入所述可调节精度的模数转换器的模数转换器；
175.所述保护电容通过所述逻辑开关接入所述sigma-delta架构的第二模数转换器中，且所述保护电容与所述所述sigma-delta架构的第二模数转换器中的第一运算放大器并联连接。
176.逻辑开关包括：第一逻辑开关k1和第二逻辑开关k2。
177.在工作中，若断开第一逻辑开关k1以及第二逻辑开关k2，则只有第一模数转换器接入，并进行模数转换工作。
178.在工作中，若断开第一逻辑开关k1、闭合第二逻辑开关k2，则接入sigma-delta架构的第二模数转换器中的第一运算放大器，并以第一运算放大器进行模数转换工作。
179.在工作中，若闭合第一逻辑开关k1、断开第二逻辑开关k2，则接入sigma-delta架构的第二模数转换器中的第二运算放大器，并以第二运算放大器进行模数转换工作。
180.在工作中，若闭合第一逻辑开关k1以及第二逻辑开关k2，则接入所述保护电容，同时接入sigma-delta架构的第二模数转换器以及sar架构的第一模数转换器。
181.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而
并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。