半导体装置以及半导体装置的制造方法与流程

1.本发明涉及一种半导体装置以及半导体装置的制造方法。


背景技术：

2.以往，已知有在形成有igbt等半导体元件的半导体基板的上表面设置嵌入氧化膜的结构(例如，参照专利文献1、专利文献2)。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2017-143136号公报
6.专利文献2：日本特开平5-206263号公报


技术实现要素：

7.技术问题
8.有时，在嵌入氧化膜的端部形成有被称为鸟嘴的突出部分。优选鸟嘴的长度或厚度小。
9.技术方案
10.在本发明的第一方式中提供一种半导体装置。半导体装置可以具备具有基板上表面的半导体基板。半导体装置可以具备设置在基板上表面并且至少一部分嵌入比基板上表面更靠下方的位置的嵌入氧化膜。嵌入氧化膜的上表面可以具有与基板上表面平行的方向上的端部、以及中央部。嵌入氧化膜的上表面的端部可以配置在与基板上表面相同的高度位置，或者配置在比基板上表面更靠下方的位置。嵌入氧化膜的上表面的中央部可以配置在比上表面的端部更高的位置。
11.嵌入氧化膜的上表面的中央部可以是在嵌入氧化膜中配置在最高的位置的部分。
12.嵌入氧化膜的上表面的中央部可以被配置为与基板上表面相同的高度。
13.嵌入氧化膜的上表面可以具有平坦且包括中央部的平坦区。
14.嵌入氧化膜的上表面在配置于比基板上表面更靠下方的区域，可以具有向下侧凸的凸部。
15.半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面中的配置在最下侧的最下部的、距基板上表面的深度可以是凹陷部的距基板上表面的深度的20％以下。
16.半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面的中央部的距基板上表面的高度可以是凹陷部的距基板上表面的深度的20％以下。
17.半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面的距基板上表面的高度的平均值可以是凹陷部的距基板上表面的深度的20％以下。
18.在本发明的第二方式中提供一种半导体装置的制造方法。制造方法可以具备在半导体基板的基板上表面形成凹陷部的凹陷部形成阶段。制造方法可以具备在基板上表面形
成覆盖比凹陷部更宽的范围的氧化膜的氧化膜形成阶段。制造方法可以具备利用湿蚀刻而选择性地去除至少覆盖凹陷部的端部的氧化膜，从而形成至少一部分形成在凹陷部的嵌入氧化膜的蚀刻阶段。
19.在氧化膜形成阶段中，可以在整个基板上表面形成氧化膜。
20.在氧化膜形成阶段中，在氧化膜的上表面，可以在与凹陷部重叠的位置形成凹部。半导体装置的制造方法还可以具备在氧化膜形成阶段之后，在氧化膜的上表面将抗蚀剂涂敷在比凹部更广的范围而形成抗蚀膜的抗蚀剂涂敷阶段。半导体装置的制造方法还可以具备在蚀刻阶段之前去除除凹部以外的区域的抗蚀膜的抗蚀膜去除阶段。在蚀刻阶段中，可以将凹部内的抗蚀膜作为掩模，对氧化膜进行湿蚀刻。
21.在抗蚀剂涂敷阶段中，形成于凹部内的抗蚀膜的厚度可以大于形成于除凹部以外的区域的抗蚀膜的厚度。
22.在抗蚀膜去除阶段中，可以将抗蚀膜的整个面曝光而将抗蚀膜的整个面浸于显影液。在抗蚀膜去除阶段中，可以将抗蚀膜的整个面曝光。在抗蚀膜去除阶段中，可以在抗蚀膜中使用负型抗蚀剂。
23.凹陷部可以具有在与基板上表面平行的方向上的端部。在蚀刻阶段中，可以对氧化膜进行湿蚀刻，直到凹陷部的端部上的氧化膜成为与基板上表面相同的高度或者变得比基板上表面低为止。
24.半导体装置的制造方法可以具备杂质形成阶段，从基板上表面注入杂质而在半导体基板的上表面侧形成局部性的杂质区域。凹陷部形成阶段、氧化膜形成阶段、以及蚀刻阶段可以在杂质形成阶段之前进行。
25.应予说明，上述发明内容并没有列举本发明的全部特征。另外，这些特征的子组合也能够另外成为发明。
附图说明
26.图1是示出本发明的一个实施方式的半导体装置100的概要的俯视图。
27.图2是示出图1的a-a’截面的图。
28.图3是示出比较例的嵌入氧化膜124的形成方法的图。
29.图4是示出实施例的嵌入氧化膜24的形成方法的图。
30.图5是嵌入氧化膜24和凹陷部72的放大图。
31.图6是示出嵌入氧化膜24的其他例的图。
32.图7是示出嵌入氧化膜24的其他例的图。
33.符号说明
34.10
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半导体基板、12
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耐压结构部、14
···
有源区、16
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焊盘区、18
···
二极管、20
···
布线、21
···
上表面、22
···
焊盘、23
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下表面、24
···
嵌入氧化膜、25
···
绝缘膜、26
···
槽部、27
···
上表面、28
···
氧化膜、29
···
凹部、30
···
保护环、32
···
漂移区、34
···
场截止层、36
···
集电层、38
···
集电极、40
···
发射区、42
···
接触区、44
···
基区、46
···
栅极沟槽、48
···
氮化膜、49
···
层间绝缘膜、50
···
二极管电极、52
···
发射极、54
···
电极、70
···
抗蚀膜、72
···
凹陷部、73
···
抗蚀膜、74
···
高低差、75
···
中央
部、76
···
端部、77
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平坦区、78
···
凸部、80
···
端部、81
···
上表面、100
···
半导体装置、124
···
嵌入氧化膜、129
···
鸟嘴
具体实施方式
35.以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。相同或同等的记载可以是考虑到制造中的偏差而包括至该记载的5％以内。
36.图1是示出本发明的一个实施方式的半导体装置100的概要的俯视图。半导体装置100具备硅等的半导体基板10。在本说明书中，将与半导体基板10的上表面(在本说明书中，有时称为基板上表面)平行的两个正交轴设为x轴和y轴，将与上表面垂直的轴设为z轴。半导体基板10具有有源区14和耐压结构部12。在有源区14形成有igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)等晶体管、以及fwd(free wheeling diode：续流二极管)等二极管中的至少一者。虽然在有源区14的上方设置有发射极等电极、以及将各电极与半导体基板10绝缘的绝缘膜等，但是在图1中省略。
37.在本例的有源区14设置有温度检测用的二极管18。其中，也可以不设置二极管18。本例的二极管18配置在有源区14的中央附近。二极管18设置在绝缘膜25上。在半导体基板10的上表面，绝缘膜25的至少一部分被嵌入半导体基板10。
38.耐压结构部12以包围有源区14的方式设置。耐压结构部12设置在比二极管18和有源区14更靠半导体基板10的外侧的位置。本例的耐压结构部12沿半导体基板10的俯视下的边缘而设置。耐压结构部12具有保护环或场板等，抑制电场集中于有源区14的终端部分，使半导体装置100的耐压提高。
39.另外，在半导体基板10的上表面设置有焊盘区16。在焊盘区16可以形成有与二极管18连接的焊盘22、以及与设置在有源区14的半导体元件等连接的焊盘。例如，在焊盘区16形成有与设置在有源区14的晶体管的栅极端子连接的栅极焊盘。焊盘22可以通过布线20与二极管18连接。应予说明，虽然焊盘22和布线20针对二极管18的每个阴极和阳极而设置，但是在图1中，仅示意性地示出一组焊盘22和布线20。
40.图2示出图1的a-a’截面。a-a’截面是通过耐压结构部12、有源区14、二极管18的xz面。其中，在图2中，省略耐压结构部12的一部分。
41.半导体基板10具有上表面21和下表面23。在本例中，半导体基板10是n型(或n-型)的基板。在半导体基板10的上表面21形成有igbt等半导体元件的至少一部分。半导体基板10的一部分区域作为供载流子在上表面21和下表面23之间移动的漂移区32而起作用。在图2的例子中，在有源区14形成有包括多个栅极沟槽46的igbt。
42.在相邻的两个栅极沟槽46之间的台面部，从半导体基板10的上表面21侧起依次形成有n 型的发射区40、p型的基区44以及n型的漂移区32。另外，在半导体基板10的下表面23侧，在漂移区32的下方形成有n 型的场截止层34、p型的集电层36以及集电极38。
43.另外，在发射区40的一部分可以形成有p 型的接触区42。接触区42从半导体基板10的上表面21形成到基区44。在半导体基板10的上表面21的上方设置有发射极52。层间绝缘膜49形成在栅极沟槽46与发射极52之间，并且将两者绝缘。另外，在层间绝缘膜49形成有使发射区40和接触区42在各台面部露出的接触孔。发射极52经由该接触孔而与发射区40和
接触区42电连接。
44.在绝缘膜25的上表面可以形成有槽部26。槽部26是以不贯通绝缘膜25的方式设置的凹槽。在槽部26可以配置有二极管18。二极管18可以整体形成在槽部26的内部，也可以一部分形成在槽部26的内部。
45.二极管18的上表面被层间绝缘膜49覆盖。层间绝缘膜49是例如添加了硼或磷等杂质的硅玻璃，但是不限于此。在层间绝缘膜49设置有将二极管电极50与二极管18连接的接触孔。二极管电极50经由布线20而与焊盘22连接。二极管电极50分别针对阴极和阳极而设置。
46.在耐压结构部12可以形成有一个以上的嵌入氧化膜24。在有源区14也可以形成有一个以上的嵌入氧化膜24。如上所述，嵌入氧化膜24的至少一部分嵌入半导体基板10的内部。即，嵌入氧化膜24的至少一部分配置在比半导体基板10的上表面21更靠下方的位置。半导体基板10的上表面21是配置在半导体基板10的表面中的、最靠上侧的面。在本说明书中，将半导体基板10的厚度方向(z轴方向)设为上下方向。另外，在半导体基板10，将晶体管的设置有栅电极和发射区(或源极区)的表面、或者二极管的设置有阳极区的表面设为上表面21，将晶体管的设置有集电区(或漏极区)的表面、或者二极管的设置有阴极区的表面设为下表面23。
47.在本例的耐压结构部12局部地形成有一个以上的嵌入氧化膜24。在相邻的两个嵌入氧化膜24之间可以形成有p型的保护环30。保护环30与半导体基板10的上表面21接触。在嵌入氧化膜24和保护环30上可以形成有层间绝缘膜49。在层间绝缘膜49上可以形成有电极54。电极54可以与保护环30电连接。另外。在嵌入氧化膜24上可以设置有场板。
48.本例的嵌入氧化膜24的xy面上的端部的高度位置与半导体基板10的上表面21相同，或者比上表面21低。另外，嵌入氧化膜24的xy面上的中央部的高度位置比该端部高。通过这样的结构，能够使嵌入氧化膜24的端部的鸟嘴变小而能够抑制嵌入氧化膜24的端部比半导体基板10的上表面21更突出。
49.图3是示出比较例的嵌入氧化膜124的形成方法的图。在比较例中，首先对半导体基板10的整个上表面21进行氮化而使氮化膜48成膜(s301)。接着，利用光刻而在氮化膜48的上表面形成预定的图案的抗蚀膜70(s302)。
50.接着，将抗蚀膜70作为掩模，对氮化膜48和半导体基板10进行蚀刻，从而形成凹陷部72(s303)。接着，去除抗蚀膜70(s304)。
51.接着，对半导体基板10进行热氧化而在凹陷部72内形成嵌入氧化膜124(s305)。半导体基板10的除凹陷部72以外的部位被氮化膜48覆盖。因此，能够在凹陷部72选择性地形成嵌入氧化膜124。其中，由于从凹陷部72的侧面也进行对半导体基板10的氧化，所以在凹陷部72的端部，在被氮化膜48覆盖的区域也形成有嵌入氧化膜124。其结果是，在嵌入氧化膜124的端部形成有向上方突出的鸟嘴129。
52.接着，去除氮化膜48(s306)。即使去除氮化膜48，鸟嘴129也残留。因此，导致在嵌入氧化膜124，端部比半导体基板10的上表面21更向上方突出。
53.图4是示出实施例的嵌入氧化膜24的形成方法的图。半导体装置100的制造方法包括图4所示的形成阶段。在实施例中，在抗蚀膜形成阶段s401中，在半导体基板10的上表面21形成预定的图案的抗蚀膜70。在阶段s401中，可以利用光刻等使抗蚀膜70图案化。抗蚀膜
70可以与半导体基板10的上表面21接触。应予说明，半导体基板10可以在上表面21具有薄的氧化膜。该氧化膜的厚度是例如100nm以下。在半导体基板10的表面以与硅等半导体材料接触的方式形成有100nm以下的氧化膜的情况下，在本说明书中，包括该氧化膜在内都设为半导体基板10。
54.接着，在凹陷部形成阶段s402中，将抗蚀膜70作为掩模而对半导体基板10进行蚀刻，从而在半导体基板10形成凹陷部72。在凹陷部形成阶段s402中，可以利用各向同性刻蚀来形成凹陷部72，也可以利用各向异性刻蚀来形成凹陷部72。凹陷部72的深度可以是例如1μm。接着，在抗蚀膜去除阶段s403中去除抗蚀膜70。
55.接着，在氧化膜形成阶段s404中，在半导体基板10的上表面21形成覆盖比凹陷部72更宽范围的氧化膜28。在俯视半导体基板10时，氧化膜28可以覆盖凹陷部72的面积的两倍以上的范围，也可以覆盖半导体基板10的整个上表面21。在氧化膜形成阶段s404中，可以通过对半导体基板10的上表面21进行热氧化来形成氧化膜28。为了获得耐压结构部12的耐压，氧化膜28的厚度可以是例如1μm。
56.在本例的氧化膜28的上表面，在与凹陷部72重叠的位置形成有凹部29。在氧化膜形成阶段s404中，在x轴方向上的凹陷部72的中央xc，可以以使氧化膜28的上表面成为与半导体基板10的上表面21相同的高度的方式形成氧化膜28。在其他例子中，在凹陷部72的中央xc，氧化膜28的厚度与凹陷部72的深度之间的差值可以是凹陷部72的深度的20％以下。
57.接着，在抗蚀剂涂敷阶段s405中，在氧化膜28的上表面27将抗蚀剂涂敷在比凹部29更宽的范围而形成抗蚀膜73。在俯视半导体基板10时，抗蚀膜73可以设置为凹部29的面积的两倍以上的范围，也可以设置在氧化膜28的整个上表面27。
58.优选在抗蚀剂涂敷阶段s405中使用的抗蚀剂采用容易使上表面成为平坦的平坦型(planar type)。即，抗蚀剂材料优选使用粘度比较低的材料。在抗蚀膜73的上表面，可以在与凹部29重叠的位置设置有高低差74。高低差74在z轴方向上的深度d1小于凹部29的深度d2。可以在凹陷部72的中央xc测定这些深度。深度d1可以是深度d2的一半以下，也可以是1/4以下。深度d1可以是0。另外，抗蚀膜73的形成在凹部29内的厚度t2大于抗蚀膜73的形成在除凹部29以外的区域的厚度t1。可以在凹陷部72的中央xc测定厚度t2。厚度t1可以使用与凹部29不重叠的区域中的抗蚀膜73的厚度的平均值。厚度t2可以是厚度t1的两倍以上，也可以是四倍以上。厚度t1可以与深度d1相同，也可以不同。厚度t2可以与深度d2相同，也可以不同。
59.接着，在抗蚀膜去除阶段s406中，去除除凹部29以外的区域的抗蚀膜73。在抗蚀膜去除阶段s406中，以使除凹部29以外的区域的氧化膜28的上表面27露出的方式去除抗蚀膜73。在抗蚀膜去除阶段s406中，在整个抗蚀膜73，使抗蚀膜73的膜厚减少。虽然优选膜厚的减少量在整个抗蚀膜73中是一样的，但是也可以具有偏差。例如，膜厚的减少量可以具有
±
10％以下的偏差。
60.由于使整个抗蚀膜73的膜厚以大致一样的减少量减少，所以能够在抗蚀膜73不曝光特定的图案的情况下，以自校准的方式在凹部29内形成抗蚀膜73。另外，能够以不偏离凹陷部72的上方的方式形成抗蚀膜73。
61.作为一例，在抗蚀膜73为负型抗蚀剂的情况下，在抗蚀膜去除阶段s406中，在预定的条件下将抗蚀膜73的整个面曝光。在抗蚀膜去除阶段s406中，可以利用同一条件将整个
抗蚀膜73曝光。曝光的条件是例如曝光时间以及照射光的强度。在抗蚀膜去除阶段s406中，可以以降低抗蚀膜73的膜厚的减少量的偏差的方式针对抗蚀膜73的各区域来调整曝光条件。例如，可以根据抗蚀膜73的各区域的膜厚来调整针对各区域的曝光条件。在曝光后，将抗蚀膜73的整个面浸于显影液。由此，能够形成覆盖凹陷部72的上方的抗蚀膜73。通过在使负型抗蚀剂曝光之后将其浸于显影液，从而与不使负型抗蚀剂曝光而将其浸于显影液的情况相比，更容易形成覆盖凹陷部72的上方的抗蚀膜73。抗蚀膜73覆盖凹陷部72的至少中央xc。抗蚀膜73也可以覆盖整个凹陷部72。应予说明，在抗蚀膜73为正型抗蚀剂的情况下，可以省略对抗蚀膜73的曝光而将抗蚀膜73浸于显影液。
62.接着，在蚀刻阶段s407中，选择性地去除至少覆盖凹陷部72的端部80的氧化膜28。由此，形成至少一部分形成在凹陷部72的嵌入氧化膜24。端部80是凹陷部72的与上表面21平行的方向上的端。由此，能够使嵌入氧化膜28的端部的鸟嘴变小或者消失。
63.在蚀刻阶段s407中，将凹部29内的抗蚀膜73作为掩模，对氧化膜28进行湿蚀刻。由此，除凹陷部72以外的区域的氧化膜28被去除。另外，由于蚀刻液从抗蚀膜73与半导体基板10之间浸入，所以形成在凹陷部72的端部80的附近的氧化膜28也被去除了一部分。蚀刻液是例如已稀释的氢氟酸液，但是不限于此。
64.在蚀刻阶段s407中，对氧化膜28进行湿蚀刻，直到端部80处的氧化膜28成为与上表面21相同的高度或者变得比上表面21低为止。在蚀刻阶段s407中，以使端部80露出的方式对氧化膜28进行蚀刻。在蚀刻阶段s407中，可以以在距端部80距离l的范围使凹陷部72的侧壁露出的方式对氧化膜28进行蚀刻。距离l是xy面上的距离。距离l可以大于0，也可以为0.5μm以上，还可以为1μm以上。距离l可以是凹陷部72的xy面上的宽度的1％以上，也可以是5％以上。
65.接着，在抗蚀膜去除阶段s408中，去除残留在嵌入氧化膜24的上表面的抗蚀膜73。由此，能够形成嵌入凹陷部72的嵌入氧化膜24。
66.应予说明，半导体装置100的制造方法还具备杂质形成阶段，在杂质形成阶段中，从半导体基板10的上表面21注入杂质而在半导体基板10的上表面21侧形成局部性的杂质区域。杂质区域是例如在图2中说明的发射区40、基区44、接触区42。优选在图4中说明的s401到s408的阶段在杂质形成阶段之前进行。由此，能够降低s401到s408的阶段对杂质区域的影响。优选s401到s408的阶段在形成场截止层34和集电层36的阶段之前。
67.另外，在图4的例子中，能够在不形成氮化膜的情况下形成嵌入氧化膜24。因此，成膜阶段变少，能够降低制造成本。
68.图5是嵌入氧化膜24和凹陷部72的放大图。如上所述，嵌入氧化膜24的至少一部分形成在凹陷部72内。即，嵌入氧化膜24的至少一部分嵌入在比半导体基板10的上表面21更靠下方的位置。
69.将嵌入氧化膜24的表面中的、从上方看而观察到的面设为上表面81。即，将在上方露出的面设为上表面81。嵌入氧化膜24的上表面81具有端部76和中央部75。端部76是与上表面21平行的方向上的上表面81的端，中央部75是上表面81在该方向上的中央。中央部75的位置可以与凹陷部72的中央xc相同。
70.将嵌入氧化膜24的上表面81的端部76的高度位置设为z3，将中央部75的高度位置设为z2。另外，将半导体基板10的上表面21的高度位置设为z1。另外，将凹陷部72的下端的
高度位置设为z4。高度位置是在z轴方向上的位置。高度位置z3可以与高度位置z1相同，也可以配置在比高度位置z1更靠下方的位置。下方或下侧是指靠近半导体基板10的下表面23的一侧。
71.端部76配置在与上表面21相同的高度位置，或者配置在比上表面21更靠下方的位置。另外，将嵌入氧化膜24的上表面81中的、配置在最下侧的部分称为最下部。在图5的例子中，端部76是最下部。以上表面21为基准的最下部的深度(在本例中为z1-z3)可以是凹陷部72的深度(在本例中为z1-z4)的20％以下，也可以是10％以下，还可以是5％以下。由此，能够使嵌入氧化膜24的上表面81与上表面21之间的高低差变小。
72.另外，嵌入氧化膜24的上表面81的中央部75配置在比端部76更靠上方的位置。中央部75可以是嵌入氧化膜24中的配置在最高的位置的部分。中央部75的高度位置z2可以与半导体基板10的上表面21的高度位置z1相同，也可以不同。从中央部75的上表面21起的高度或深度(在本例中为|z1-z2|)可以是从凹陷部72的上表面21起的深度(在本例中为z1-z4)的20％以下，也可以是10％以下，还可以是5％以下。|z1-z2|可以小于z1-z3。由此，能够使嵌入氧化膜24的上表面81与上表面21之间的高低差变小。
73.嵌入氧化膜24的上表面81的高度位置可以从最下部到中央部75连续地变大。连续地变大是指在从最下部朝向中央部75的过程中，没有上表面81的高度位置减小的区域的情况。嵌入氧化膜24的上表面81的高度位置可以从端部76到中央部75连续地变大。
74.另外，嵌入氧化膜24的上表面81的、距上表面21的高度或深度的平均值可以是凹陷部72的深度(z1-z4)的20％以下，也可以是10％以下，还可以是5％以下。该平均值是上表面81与上表面21之间的z轴方向上的距离的平均值。由此，能够使嵌入氧化膜24的上表面81与上表面21之间的高低差变小。
75.嵌入氧化膜24的上表面81可以具有平坦且包括中央部75的平坦区77。平坦区77可以是完全平坦，也可以具有被视作大致平坦的程度的微小的凹凸。该凹凸的z轴方向上的大小可以是1μm以下，也可以是0.5μm以下，还可以是0.1μm以下。平坦区77在x轴方向上可以具有凹陷部72的宽度的10％以上的长度，也可以具有30％以上的长度，还可以具有50％以上的长度。凹陷部72的宽度是凹陷部72的在上表面21的开口的宽度。根据图4所示的阶段，能够容易地形成比较大的平坦区77。因此，能够提高嵌入氧化膜24的上表面81的平坦性。
76.图6是示出嵌入氧化膜24的其他例的图。在本例中，嵌入氧化膜24的上表面81的中央部75配置在比半导体基板10的上表面21更靠上方的位置。在本例中，各高度位置z1、z2、z3、z4也可以满足与在图5中说明的例子同样的条件。另外，在其他例子中，中央部75可以配置在比半导体基板10的上表面21更靠下方的位置。在该情况下，各高度位置z1、z2、z3、z4也可以满足与在图5中说明的例子同样的条件。
77.图7是示出嵌入氧化膜24的其他例的图。本例的嵌入氧化膜24的上表面81在配置在比半导体基板10的上表面21更靠下方的区域，具有向下侧凸的凸部78。凸部78配置在端部76与平坦区77之间。如在图4中说明的那样，由于利用湿蚀刻来蚀刻凹陷部72的端部80附近的氧化膜28，所以在嵌入氧化膜24的端部76的附近容易形成凸部78。端部76可以配置于凸部78的端。通过设置凸部78，能够使端部76的附近的上表面81的角度趋近于凹陷部72的侧壁的角度。由此，在端部76的上方容易形成电极54等其他部件。
78.以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上
述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加多种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
79.应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。