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半导体元件及其制备方法与流程

2022-08-30 22:48:26 来源:中国专利 TAG:


1.本技术案主张2021年2月19日申请的美国正式申请案第17/180,091号的优先权及益处,该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开关于一种半导体元件以及该半导体元件的制备方法。特别是有关于一种具有一电阻降低元件的半导体元件以及具有该电阻降低元件的该半导体元件的制备方法。


背景技术:

3.半导体元件使用在不同的电子应用,例如个人电脑、手机、数码相机,或其他电子设备。半导体元件的尺寸逐渐地变小,以符合计算能力所逐渐增加的需求。然而,在尺寸变小的制程期间,增加不同的问题,且如此的问题在数量与复杂度上持续增加。因此,仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的「先前技术」说明仅提供背景技术,并未承认上文的「先前技术」说明揭示本公开的标的,不构成本公开的先前技术,且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素:

5.本公开的一实施例提供一种半导体元件,包括一鳍件;一栅极结构,设置在该鳍件上;多个杂质区,设置在该鳍件的两侧上;多个接触点,对应设置在所述杂质区上;以及多个导电覆盖层,对应设置在所述接触点上。所述导电覆盖层包含锗化铜。
6.在一些实施例中,该半导体元件还包括一第一介电层,设置在该栅极结构上,其中所述接触点的各上表面设置在一垂直位面,该垂直位面设置在该第一介电层的一上表面的一垂直位面上方。
7.在一些实施例中,该半导体元件还包括多个接触点间隙子,设置在所述接触点的各侧边上,并设置在该第一介电层与所述杂质区之间。
8.在一些实施例中,所述杂质区的各上表面设置在一垂直位面,该垂直位面设置在该鳍件的一上表面的一垂直位面上方。
9.在一些实施例中,该栅极结构包括一栅极介电层,设置在该鳍件上;一栅极导电层,设置在该栅极介电层上;以及一栅极填充层,设置在该栅极导电层上。
10.在一些实施例中,该半导体元件还包括多个下导电层,设置在所述接触点与所述杂质区之间。所述下导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
11.在一些实施例中,该半导体元件还包括一埋入隔离层,设置在该鳍件下方。
12.在一些实施例中,该半导体元件还包括一第一介电层以及一第二介电层,该第一介电层设置在该栅极结构上,该第二介电层设置在该第一介电层上,其中所述接触点沿着该第一介电层与该第二介电层设置,并从该第二介电层的一上表面突伸。
13.在一些实施例中,所述接触点包括多个下部,设置在所述杂质区上且在该第一介电层下方;多个中间部,沿着该第一介电层设置并设置在所述下部上;以及多个上部,沿着
该第二介电层设置、设置在所述中间部上,且从该第二介电层的上表面突伸。所述导电覆盖层设置在所述上部上。
14.在一些实施例中,所述下部的各宽度大于所述中间部的各宽度。
15.在一些实施例中,所述上部的各宽度大于所述中间部的各宽度。
16.在一些实施例中,所述上部的各宽度大于所述下部的各宽度。
17.本公开的另一实施例提供一种半导体元件,包括一鳍件;一栅极结构,设置在该鳍件上;多个杂质区,设置在该鳍件的两侧上;多个接触点,设置在所述杂质区上;以及多个上导电层,设置在所述接触点上。所述上导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
18.在一些实施例中,该半导体元件还包括多个阻障层,设置在所述接触点与该栅极结构之间,以及在所述接触点与所述杂质区之间。
19.在一些实施例中,该半导体元件还包括一第一介电层以及多个阻障间隙子,其中该第一介电层设置在该栅极结构上,所述接触点与所述阻障层沿着该第一介电层设置并从该第一介电层的一上表面突伸,而所述阻障间隙子设置在所述阻障层的各侧边上且在该第一介电层的该上表面上。
20.在一些实施例中,该半导体元件还包括一第一介电层以及一第二介电层,该第一介电层设置在该栅极结构上,该第二介电层设置在该第一介电层上。所述接触点包括多个下部,设置在所述杂质区上且在该第一介电层下方;多个中间部,沿着该第一介电层设置且设置在所述下部上;以及多个上部,沿着该第二介电层设置、设置在所述中间部上,并从该第二介电层的上表面突伸。所述上导电层设置在所述上部上。
21.在一些实施例中,该半导体元件还包括多个阻障层以及多个阻障间隙子。所述阻障层设置在所述下部与所述中间部之间、在所述中间部与该第一介电层之间,且设置在所述上部的各侧边上,而所述阻障间隙子设置在所述阻障层上且在该第二介电层的该上表面上。
22.在一些实施例中,该半导体元件还包括多个下导电层,设置在所述下部与所述杂质区之间,其中所述下导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
23.本公开的再另一实施例提供一种半导体元件,包括一鳍件;一栅极结构,设置在该鳍件上;一第一介电层,设置在该栅极结构上;多个杂质区,设置在该鳍件的两侧上;多个接触点,包括多个下部、多个中间部以及多个上部,所述下部设置在所述杂质区上且在该第一介电层下方,所述中间部设置在所述下部上并沿着该第一介电层设置,所述上部设置在所述中间部上;以及多个隔离层,设置在该第一介电层上并在所述上部之间。
24.本公开的再另一实施例提供一种半导体元件的制备方法,包括形成一栅极结构在一鳍件上;形成多个杂质区在该其鳍件的两侧上;形成多个接触点在所述杂质区上;以及形成多个导电覆盖层在所述接触点上。所述导电覆盖层包含锗化铜。
25.由于本公开该半导体元件的设计,包含锗化铜的所述导电覆盖层可降低该半导体元件的接触电阻。据此,可改善该半导体元件的效能,并可减少该半导体元件的能耗。
26.上文已相当广泛地概述本公开的技术特征及优点,而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解,可相当容易地利用下文揭示的概念与特定实施
例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解,这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求合并考量图式时,可得以更全面了解本技术案的揭示内容,图式中相同的元件符号指相同的元件。
28.图1是流程示意图,例示本公开一实施例的半导体元件的制备方法。
29.图2到图7是剖视示意图,例示本公开一实施例的制备半导体元件的一流程。
30.图8是流程示意图,例示本公开另一实施例的半导体元件的制备方法。
31.图9到图15是剖视示意图,例示本公开另一实施例的制备半导体元件的一流程。
32.图16到图19是剖视示意图,例示本公开另一实施例的制备半导体元件的一流程。
33.图20到图21是剖视示意图,例示本公开另一实施例的制备半导体元件的一流程。
34.图22是流程示意图,例示本公开再另一实施例的半导体元件的制备方法。
35.图23到图30是剖视示意图,例示本公开再另一实施例的制备半导体元件的一流程。
36.图31到图33是剖视示意图,例示本公开再另一实施例的半导体元件。
37.其中,附图标记说明如下:
38.10:制备方法
39.1a:半导体元件
40.1b:半导体元件
41.1c:半导体元件
42.1d:半导体元件
43.1e:半导体元件
44.1f:半导体元件
45.1g:半导体元件
46.1h:半导体元件
47.101:接触点
48.101-1:下部
49.101-3:中间部
50.101-5:上部
51.101-5s:侧边
52.101-5ts:上表面
53.101s:侧边
54.101ts:上表面
55.103:导电覆盖层
56.105:阻障层
57.105s:侧边
58.105ts:上表面
59.107:上导电层
60.109:阻障间隙子
61.111:下导电层
62.113:隔离层
63.113ts:上表面
64.20:制备方法
65.200:栅极结构
66.200s:侧边
67.200ts:上表面
68.201:栅极介电层
69.201ts:上表面
70.203:栅极导电层
71.203ts:上表面
72.205:栅极填充层
73.205ts:上表面
74.207:栅极间隙子
75.207ts:上表面
76.301:杂质区
77.301ts:上表面
78.401:基底
79.403:鳍件
80.403ts:上表面
81.403s:侧边
82.405:层间栅极介电层
83.407:接触点间隙子
84.409:埋入隔离层
85.501:第一介电层
86.501ts:上表面
87.503:第二介电层
88.503ts:上表面
89.601:第一遮罩层
90.601o:第一开孔
91.603:第二遮罩层
92.603o:第二开孔
93.605:第三遮罩层
94.605o:第三开孔
95.607:第四遮罩层
96.607o:第四开孔
97.609:第五遮罩层
98.609o:第五开孔
99.611:空间
100.701:半导体材料
101.703:牺牲材料
102.703ts:上表面
103.705:隔离材料
104.s11:步骤
105.s13:步骤
106.s15:步骤
107.s17:步骤
108.s19:步骤
109.s21:步骤
110.s23:步骤
111.s25:步骤
112.s27:步骤
113.s31:步骤
114.s33:步骤
115.s35:步骤
116.s37:步骤
117.s39:步骤
118.vt:临界电压
119.w1:宽度
120.w2:宽度
121.w3:宽度
122.w4:宽度
123.w5:宽度
124.w7:宽度
125.w8:宽度
126.w9:宽度
127.w10:宽度
128.z:方向
具体实施方式
129.以下描述了组件和配置的具体范例,以简化本公开的实施例。当然,这些实施例仅用以例示,并非意图限制本公开的范围。举例而言,在叙述中第一部件形成于第二部件之上,可能包含形成第一和第二部件直接接触的实施例,也可能包含额外的部件形成于第一和第二部件之间,使得第一和第二部件不会直接接触的实施例。另外,本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚,除非内文中特别说明,其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
130.此外,为易于说明,本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
131.应当理解,当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to),其可能包含形成这些部件直接接触的实施例,并且也可能包含形成额外的部件介于这些部件之间,使得这些部件不会直接接触的实施例。
132.应当理解,尽管这里可以使用术语第一,第二,第三等来描述各种元件、部件、区域、层或区段(sections),但是这些元件、部件、区域、层或区段不受这些术语的限制。相反,这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此,在不脱离本发明进步性构思的教导的情况下,下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
133.除非内容中另有所指,否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts),或其他量测(measures)时,则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」,或是「共面的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量,或其他量测,但其意指在可接受的差异内,包含差不多完全相同的定向、布局、位置、形状、尺寸、数量,或其他量测,而举例来说,所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」可被使用在本文中,以表现出此意思。举例来说,如大致地相同的(substantially the same)、大致地相等的(substantially equal),或是大致地平坦的(substantially planar),为精确地相同的、相等的,或是平坦的,或者是其可为在可接受的差异内的相同的、相等的,或是平坦的,而举例来说,所述可接受的差异可因为制造流程而发生。
134.在本公开中,一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件,而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device),均包括在半导体元件的范畴中。
135.应当理解,在本公开的描述中,上方(above)(或之上(up))对应z方向箭头的该方向,而下方(below)(或之下(down))对应z方向箭头的相对方向。
136.应当理解,在本公开的描述中,一元件(或一特征)位在沿方向z的最高垂直位面处的一表面,表示该元件(或该特征)的一上表面。一元件(或一特征)位在沿方向z的最低垂直位面处的一表面,表示该元件(或该特征)的一下表面。
137.图1是流程示意图,例示本公开一实施例的半导体元件1a的制备方法10。图2到图7是剖视示意图,例示本公开一实施例的制备半导体元件1a的一流程。
138.请参考图1及图2,在步骤s11,多个鳍件403可形成在一基底401上,多个栅极结构200可形成在所述鳍件403上,多个杂质区301可形成在相邻对的所述栅极结构200之间。
139.请参考图2,基底401可包括块状硅(bulk silicon)或其他适合的基底材料,例如
一块状半导体。在一些实施例中,基底401可包括一含硅材料。适合于基底401的含硅材料的例子可包括硅、硅锗、掺杂碳的硅锗、碳化硅锗、掺杂碳的硅、碳化硅及其多层,但并不以此为限。虽然硅在晶圆制造中是主要使用的半导体材料,但在一些实施例中,可以采用替代的半导体材料当作多个附加层,例如锗、砷化镓、氮化镓、硅锗、碲化镉(cadmium telluride)、硒化锌(zinc selenide)、锗锡(germanium tin)等等,但并不以此为限。
140.请参考图2,所述鳍件403可形成在基底401上且相互分隔开。在一些实施例中,所述鳍件403的制作技术可包含凹陷所述鳍件403的一些部分。换言之,所述鳍件403包含与基底401相同的材料。在一些实施例中,所述鳍件403的制作技术可包含沉积一半导体层并接着进行图案化。举例来说,该半导体材料可包括一元素半导体、一化合物半导体或其组合,该元素半导体例如硅或锗,该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他iii-v族化合物半导体或ii-vi族化合物半导体。应当理解,所述鳍件403包括三个鳍件403,但是鳍件403的数量并不以此为限。举例来说,鳍件403的数量可少于三个或是多于三个。
141.请参考图2,所述栅极结构200可形成在所述鳍件403上,且相互分隔开。在一些实施例中,多个虚拟栅极结构(图未示)可形成在所述鳍件403上。多个栅极间隙子207可形成在所述虚拟栅极结构的各侧边上。可执行一选择蚀刻制程以移除所述虚拟栅极结构并形成多个栅极开孔(图未示)在所述虚拟栅极结构先前所占用的位置处中。所述栅极结构200可形成在所述栅极开孔中。每一栅极结构200可包括一栅极介电层201、一栅极导电层203以及一栅极填充层205。
142.请参考图2,栅极介电层201可具有一u形剖面轮廓。栅极介电层201可形成在所述鳍件403上。栅极介电层201可具有一厚度,介于大约0.5nm到大约5.0nm之间。在一些实施例中,栅极介电层201的厚度可介于大约0.5nm到大约2.5nm之间。举例来说,栅极介电层201可包含一高介电常数(high-k)介电材料,例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合。
143.在一些实施例中,栅极介电层201可包含氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅或其组合。在其他实施例中,栅极介电层201可为一多层结构,举例来说,该多层结构包括一层氧化硅以及另一层高介电常数材料。
144.请参考图2,栅极导电层203可共形地形成在栅极介电层201上。栅极导电层203可具有一u形剖面轮廓。栅极导电层203可具有一厚度,介于大约到大约之间。栅极导电层203的上表面203ts可与栅极介电层201的上表面201ts大致为共面。
145.在一些实施例中,栅极导电层203可具有一罩盖层(图未示)以及一或多个功函数调整层(图未示),该罩盖层共形地形成在该栅极介电层201上,该一或多个功函数调整层共形地形成在该罩盖层上。在一些实施例中,该罩盖层可包括一第一子层(图未示)以及一第二子层(图未示),该第一子层设置在该栅极介电层201上,该第二子层设置在该第一子层上。该第一子层可包含使用原子层沉积、化学气相沉积或类似方法的氮化钛或类似物,而该第二子层可包含使用原子层沉积、化学气相沉积或类似方法的氮化钽或类似物。
146.在一些实施例中,举例来说,该功函数调整层可包含p型功函数金属材料以及n型功函数金属材料。所述p型功函数金属材料可包括一些成分,例如钌、钯、铂、钴、镍以及导电金属氧化物、氮化钛或其组合。所述n型功函数金属材料可包括一些成分,例如铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛及碳化铝)、铝化物或其组合。所述功函数调整层的制作技术可包含使用原子层沉积、化学气相沉积或类似方法。所述功函数调整层可将半导体元件1a的临界电压(vt)设定在一预定值。在一些实施例中,所述功函数调整层具有双重作用:vt设定以及栅极导体。
147.请参考图2,栅极填充层205可形成在栅极导电层203上以完全填满该栅极开孔。栅极填充层205的上表面205ts可与栅极导电层203的上表面203ts以及栅极介电层201的上表面201ts大致为共面。栅极介电层201的上表面201ts、栅极导电层203的上表面203ts以及栅极填充层205的上表面205ts一起配置成栅极结构200的上表面200ts。
148.举例来说,栅极填充层205可包含钨、铝、钴、钌、金、银、钛、铂、类似物或其组合,并可使用化学气相沉积、物理气相沉积、镀覆、热或电子束蒸镀、类似方法或其组合进行沉积。
149.在一些实施例中,一栅极界面层(图未示)可形成在栅极介电层201与鳍件403之间。该栅极界面层可包含一氧化物,且其制作技术可包含热氧化、原子层沉积、化学气相沉积或类似方法。举例来说,该栅极界面层可为氧化硅。在一些实施例中,该栅极界面层可具有一厚度,介于大约到大约之间。在半导体元件1a的制造期间,该栅极界面层可促进栅极介电层201的形成。
150.请参考图2,所述杂质区301可形成在所述鳍件403的个侧边403s上,且在相邻对的所述栅极结构200之间。所述杂质区301的各上表面301ts可设置在一垂直位面,该垂直位面在所述鳍件403的一上表面403s上方且在栅极结构200的上表面200ts的一垂直位面下方。所述杂质区301的制作技术可包含一外延生长制程,例如快速热化学气相沉积、低能量等离子体沉积、超高真空化学气相沉积、大气压力化学气相沉积或是分子束外延(molecular beam epitaxy)。在一些实施例中,对于一n型元件的外延材料可包含硅、碳化硅、掺杂磷的硅碳、掺杂磷的硅锗、磷化硅、掺杂磷的硅锗锡、或类似物,而对于p型元件的外延材料可包含硅锗、掺杂硼的硅锗、锗、掺杂硼的锗、锗锡、掺杂硼的锗锡、一掺杂硼的iii-v族化合物材料、或类似物。
151.在一些实施例中,可使用适当的前驱物原位掺入多个掺杂物。所述杂质区301的掺杂浓度可介于大约1e19 atoms/cm3到大约1e21 atoms/cm3之间。应当理解,术语「原位(in-situ)」意指在形成一掺杂层的处理步骤期间引入指定该掺杂层的导电类型的掺杂物,而该处理步骤例如外延沉积。术语「导电类型(conductivity type)」则表示为p型或n型的一掺杂区。
152.在一些实施例中,可采用一外延预清洗制程以移除氧化物材料在所述鳍件403的各侧边403s处的各薄层。该外延预清洗制程可为一等离子体辅助干蚀刻制程以及一湿蚀刻制程,该等离子体辅助干蚀刻制程包含同时将一基底暴露在氢气、nf3以及nh3的等离子体副产品中,该湿蚀刻制程使用含有氢氟酸的一溶剂。
153.请参考图2,所述栅极间隙子207可形成在所述栅极结构200的各侧边200s上,且邻近所述杂质区301设置。所述栅极间隙子207的各上表面207ts可与栅极结构200的上表面200ts大致为共面。所述栅极间隙子207可具有宽度,介于大约3nm到大约10nm之间。举例来
说,所述栅极间隙子207可包含氮化硅、氮化碳化硅硼、氮化碳氧化硅、氮碳化硅、氧化碳化硅或类似物。
154.请参考图2,多个层间栅极介电层405可形成在所述杂质区301上,且在相邻对的栅极结构200之间。所述层间栅极介电层405可相对所述栅极结构200设置,且所述栅极间隙子207插置在所述层间栅极介电层405与所述栅极结构200之间。举例来说,所述层间栅极介电层405可包含氧化硅、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃、磷硅酸盐玻璃、低介电常数介电材料、类似物或其组合。
155.请参考图1、图3及图4,在步骤s13,一第一介电层501可形成在所述栅极结构200上,一第二介电层503可形成在第一介电层501上,并可形成多个第一开孔601o以暴露所述杂质区301。
156.请参考图3,第一介电层501可形成在所述栅极结构200、所述栅极间隙子207以及所述栅极介电层405上。第一介电层501可具有一厚度,介于大约3nm到大约10nm之间,或大约5nm。第一介电层501的制作技术可包含任何适合的沉积制程,例如原子层沉积或是化学气相沉积。在一些实施例中,举例来说,第一介电层501可包含氮化硅、氮化硅硼碳(silicon boron carbon nitride)、氮化硅碳(silicon carbon nitride)或氮氧化硅碳(silicon oxy-carbon nitride)。在一些实施例中,举例来说,第一介电层501可包含氧化硅、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、低介电常数介电材料、氮化硅、氧化氮化硅、氮化硅硼碳(silicon boron carbon nitride)、氮化硅碳(silicon carbon nitride)或氮氧化硅碳(silicon oxy-carbon nitride)。
157.请参考图3,第二介电层503可形成在第一介电层501上。第二介电层503可具有一厚度,介于大约10nm到大约30nm之间。第二介电层503的制作技术可包含任何适合的沉积制程,例如原子层沉积或化学气相沉积。在一些实施例中,第二介电层503可包含对于第一介电层501具有蚀刻选择性的一材料。在一些实施例中,第二介电层503可包含一氧化物,例如氧化硅。
158.请参考图3,一第一遮罩层601可形成在第二介电层503上。在一些实施例中,第一遮罩层601可为一光阻层。在一些实施例中,第一遮罩层601可包括在第二介电层503上的一硬遮罩层以及在该硬遮罩层上的一光阻层。第一遮罩层601可具有多个第一开孔601o的一图案。
159.请参考图4,可执行一蚀刻制程以移除第二介电层503的一些部分、第一介电层501的一些部分以及所述层间栅极介电层405的一些部分,以形成所述第一开孔601o。换言之,所述第一开孔601o可沿着第二介电层503、第一介电层501以及所述层间栅极介电层405设置。所述杂质区301可经由所述第一开孔601o而暴露。所述第一开孔601o的各宽度w1可小于所述杂质区301的各宽度w2。所述层间栅极介电层405可被所述第一开孔601o分开,并转变成邻近所述栅极间隙子207的接触点间隙子407。在所述第一开孔601p形成之后,可移除第一遮罩层601。
160.请参考图1及图5,在步骤s15,多个接触点101可形成在所述第一开孔601o中。
161.请参考图5,一导电材料可通过一沉积制程而沉积进入所述第一开孔601o中,而该导电材料例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。在沉积制程之后,可执行一平坦化制
程,例如化学机械研磨,直到第二介电层503的上表面503ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101。所述接触点101可电性耦接到所述杂质区301。所述接触点间隙子407可设置在所述接触点101的各侧边101s上,且在第一介电层501与所述杂质区301之间,以将所述接触点101与所述栅极结构电性绝缘。
162.请参考图1及图6,在步骤s17,可凹陷第二介电层503以暴露所述接触点101的各侧边101s的上部。
163.请参考图6,可执行一蚀刻制程以凹陷第二介电层503的上表面503ts。在蚀刻制程期间,第二介电层503对所述接触点101的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1之间,或是介于大约10∶1到大约2∶1之间。在蚀刻制程之后,所述接触点101的各侧壁101s的上部可从第二介电层503的上表面503ts突伸。换言之,所述接触点101的各上表面101ts可设置在一垂直位面,该垂直位面在第二介电层503的上表面503ts的一垂直位面上方。
164.请参考图1及图7,在步骤s19,多个导电覆盖层103可形成在所述接触点101上。
165.请参考图7,所述导电覆盖层103可形成在所述接触点101的各上表面101ts上、在所述接触点101的各侧边101s的上部上,以及在第二介电层503上。举例来说,所述导电覆盖层103可包含锗化铜(copper germanide)。在一些实施例中,所述导电覆盖层103的制作技术可包含喷溅、电子束热蒸镀、气相-固相反应或是外延生长。在本实施例中,制作技术包含外延生长的所述导电覆盖层103可较佳地提供较低电阻率(electrical resistivity)。
166.包含锗化铜的所述导电覆盖层103具有高的热稳定性、低的块材电阻率(bulk resistivity)以及扩散阻障特性,并可降低在所述接触点101与电性连接到所述接触点101的多个导电特征之间的接触电阻。所述导电覆盖层103可视为电阻降低元件。
167.在一些实施例中,可省略其中一个介电层。举例来说,可省略第二介电层503。所述接触点101可从第一介电层501的上表面501ts突伸。所述导电覆盖层103可形成在所述接触点101的各上表面101ts上、在所述接触点101的各侧边101s的上部上,以及在第一介电层501上。举另一个例子,可省略第一介电层501。
168.图8是流程示意图,例示本公开另一实施例的半导体元件1b的制备方法20。图9到图15是剖视示意图,例示本公开另一实施例的制备半导体元件1b的一流程。
169.请参考图8及图9,在步骤s21,多个鳍件403可形成在一基底401上,多个栅极结构200可形成在所述鳍件403上,且多个杂质区301可形成在相邻对的栅极结构200之间,并可执行一介电质蚀刻制程以暴露所述杂质区301。
170.请参考图9,一中间半导体元件可以类似于如图2所描述的一程序所制造。在介电质蚀刻制程之后,可移除所述层间栅极介电层405(如图2所示)。在介电质蚀刻制程期间,所述层间栅极介电层405对所述栅极间隙子207的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1,或是介于大约10∶1到大约2∶1之间。在介电质蚀刻制程期间,所述层间栅极介电层405对所述栅极结构200的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1,或是介于大约10∶1到大约2∶1之间。在介电质蚀刻制程期间,所述层间栅极介电层405对所述杂质区301的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1,或是介于大约10∶1到大约2∶1之间。在介电质蚀刻制程之后,所述栅极间隙子207可能发生角落腐蚀(corner erosion)。
171.请参考图8及图10,在步骤s23,所述接触点101的各下部101-1可形成在所述杂质区301上。
172.请参考图10,可沉积一接触点材料以过填(overfill)如图9所描述的中间半导体元件。可接续执行一平坦化制程,例如化学机械研磨,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101的各下部101-1。该平坦化制程可过度研磨(over polish)以移除所述栅极间隙子207具有所述腐蚀角落的所述部分。所述接触点101的各下部101-1可相对所述栅极结构200设置,且所述栅极间隙子207插置在所述接触点101的各下部101-1与所述栅极结构200之间。应当理解,相较于图7,没有多个接触点间隙子设置在所述接触点101的各侧边上。
173.请参考图8及图11到图13,在步骤s25,一第一介电层501可形成在所述栅极结构200上,一第二介电层503可形成在第一介电层501上,多个第二开孔603o可沿着第一介电层501形成,而多个第三开孔605o可沿着第二介电层503形成。
174.请参考图11,第一介电层501可形成在所述栅极结构200上、在所述栅极间隙子207上以及在所述接触点101的各下部101-1上。第一介电层501可具有一厚度,介于大约3nm到大约10nm之间,或是大约5nm。第一介电层501的制作技术可包含任何适合的沉积制程,例如原子层沉积或是化学气相沉积。在一些实施例中,举例来说,第一介电层501可包含氮化硅、氮化硅硼碳(silicon boron carbon nitride)、氮化硅碳(silicon carbon nitride)或氮氧化硅碳(silicon oxy-carbon nitride)。在一些实施例中,举例来说,第一介电层501可包含氧化硅、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、低介电常数介电材料、氮化硅、氧化氮化硅、氮化硅硼碳(silicon boron carbon nitride)、氮化硅碳(silicon carbon nitride)或氮氧化硅碳(silicon oxy-carbon nitride)。
175.请参考图11,第二介电层503可形成在第一介电层501上。第二介电层503可具有一厚度,介于大约10nm到大约30nm之间。第二介电层503的制作技术可包含任何适合的沉积制程,例如原子层沉积或化学气相沉积。在一些实施例中,第二介电层503可包含对于第一介电层501具有蚀刻选择性的一材料。在一些实施例中,第二介电层503可包含一氧化物,例如氧化硅。
176.请参考图11,一第二遮罩层603可形成在第二介电层503上。在一些实施例中,第二遮罩层603可为一光阻层。在一些实施例中,第二遮罩层603可包括在第二介电层503上的一硬遮罩层以及在该硬遮罩层上的一光阻层。第二遮罩层603可具有多个第二开孔603o的一图案。
177.请参考图12,可执行一第一蚀刻制程以移除第二介电层503的一些部分以及第一介电层501的一些部分,进而形成所述第二开孔603o。在目前阶段,所述第二开孔603o可沿着第二介电层503以及第一介电层501设置。所述接触点101的各下部101-1可经由所述第二开孔603o而暴露。所述第二开孔603o的宽度w3可小于所述接触点101的各下部101-1的宽度w4。在所述第二开孔603o形成之后,可移除第二遮罩层603。
178.请参考图12,一第三遮罩层605可形成在第二介电层503上。在一些实施例中,第三遮罩层605可为一光阻层。在一些实施例中,第三遮罩层605可包括在第二介电层503上的一硬遮罩层以及在该硬遮罩层上的一光阻层。第三遮罩层605可具有多个第三开孔605o的一图案。
179.请参考图13,可执行一第二蚀刻制程以移除第二介电层503的一些部分,进而形成所述第三开孔605o。所述第三开孔605o可从所述第二开孔603o沿着第二介电层503变宽。所述第三开孔605o的宽度w5可大于所述第二开孔603o的宽度w3。在一些实施例中,所述第三开孔605o的宽度w5可等于或大于所述接触点101的各下部101-1的宽度w4。
180.请参考图8、图14及图15,在步骤s27,所述接触点101的多个中间部101-3可形成在所述第二开孔603o中,所述接触点101的多个上部101-5可形成在所述第三开孔605o中,且多个导电覆盖层103可形成在所述上部101-5上。
181.请参考图14,一导电材料可通过一沉积制程而沉积进入所述第二开孔603o与所述第三开孔605o中,而该导电材料例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或其组合。在沉积制程之后,可执行一平坦化制程,例如化学机械研磨,直到第二介电层503的上表面503ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101的各中间部101-3在所述第二开孔603o中以及形成所述接触孔101的各上部101-5在所述第三开孔605o中。
182.所述接触点的宽度(或尺寸)可为关键的。若是所述接触点101对所述杂质区301的宽度太小的话,则所述栅极结构200没有短路氮接触电阻可能是高的。若是所述接触点101对所述杂质区301的宽度太大的话,则有低接触电阻但所述栅极结构200可能有短路。请参考图14,所述上部101-5的宽度w8可大于所述中间部101-3的宽度w7。在一些实施例中,所述上部101-5的宽度w8可等于或大于该下部101-1的宽度w4。在本实施例中,所述下部101-1的较宽宽度与所述上部101-5的较宽宽度可降低由接触面积增加所造成的接触电阻。同时,所述中间部101-3的较窄宽度可避免增加所述栅极结构200短路的可能性与概率。据此,可降低具有所述接触点101的电流设计的半导体元件1b的整个接触电阻。
183.请参考图15,可执行一蚀刻制程以凹陷第二介电层503的上表面503ts。在蚀刻制程之后,所述上部101-5的各侧边101-5s的上部位可从第二介电层503的上表面503ts突伸。换言之,所述上部101-5的上表面101-5ts可设置在一垂直位面,该垂直位面在第二介电层503的上表面503ts的一垂直位面上方。
184.请参考图15,所述导电覆盖层103可形成在所述上部101-5的上表面101-5ts上、在所述上部101-5的各侧边101-5s的上部位上,以及在第二介电层503上。举例来说,所述导电覆盖层103可包含锗化铜。在一些实施例中,举例来说,所述导电覆盖层103的制作技术可包含喷溅、电子束热蒸镀、气相-固相反应或是外延生长。在本实施例中,制作技术包含外延生长的所述导电覆盖层103可较佳地提供较低电阻率。
185.包含锗化铜的所述导电覆盖层103具有高的热稳定性、低的块材电阻率(bulk resistivity)以及扩散阻障特性,还可降低在所述接触点101的各上部101-5与电性连接到所述接触点101的多个导电特征之间的接触电阻。
186.图16到图19是剖视示意图,例示本公开另一实施例的制备半导体元件1c的一流程。
187.请参考图16,一中间半导体元件可以类似于如图2到图4所描述的一程序所制造。一阻障材料可共形地形成在所述第一开孔601o中以及在第二介电层503的上表面503ts上。举例来说,该阻障材料可为钛、氮化钛、铂、镍或其组合。在本实施例中,该阻障材料可为钛。接下来,一导电材料可通过一沉积制程而沉积进入所述第一开孔601o中,而该导电材料例
如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或其组合。在沉积制程之后,可执行一平坦化制程,例如化学机械研磨,直到第二介电层503的上表面503ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101,且将该阻障材料转变成多个阻障层105。
188.请参考图17,可执行一蚀刻制程以凹陷第二介电层503的上表面503ts。在蚀刻制程期间,第二介电层503对所述接触点101的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1之间,或是介于大约10∶1到大约2∶1之间。在蚀刻制程期间,第二介电层503对所述阻障层105的蚀刻率比可介于大约100∶1到大约1.05∶1之间、介于大约15∶1到大约2∶1之间,或是介于大约10∶1到大约2∶1之间。在蚀刻制程之后,所述接触点101的各上部位以及所述阻障层105的各上部位可从第二介电层503的上表面503ts突伸。
189.请参考图18,可共形地形成一层半导体材料701以覆盖第二介电层503的上表面503ts、所述接触点101的各上部位以及所述阻障层105的各上部位。举例来说,半导体材料701可为硅或锗。在本实施例中,半导体材料701可为硅。
190.在图19中,可执行一热处理。在热处理期间,所述接触点101与所述阻障层105的所述金属原子可与该层半导体材料701的所述硅原子进行化学反应,以形成多个上导电层107在所述接触点101上以及形成多个阻障间隙子109在所述阻障层105的各侧边105s与各上表面105ts上。所述上导电层107与所述阻障间隙子109可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。热处理可为一动态表面退火制程。在热处理之后,可执行一清洗制程以移除未反应的半导体材料701。举例来说,清洗制程可为使用氢氧化钾(potassium hydroxide)的湿蚀刻。所述上导电层107与所述阻障间隙子109可降低所述接触点101的接触电阻。换言之,所述上导电层107与所述阻障间隙子109可视为电阻降低元件。
191.在一些实施例中,可省略其中一个介电层。举例来说,可省略第二介电层503。所述接触点101可从第一介电层501的上表面501ts突伸。所述上导电层107可形成在所述接触点101的各上表面101ts上,且所述阻障间隙子109可形成在所述阻障层105的各侧边105s的上部未上以及在第一介电层501上。举另一个例子,可省略第一介电层501。
192.图20到图21是剖视示意图,例示本公开另一实施例的制备半导体元件1d的一流程。
193.请参考图20,一中间半导体元件可以类似于如图9到图13所描述的一程序所制造。一阻障材料可共形地形成在所述第二开孔603o与所述第三开孔605o中以及在第二介电层503的上表面503ts上。举例来说,该阻障材料可为钛、氮化钛、铂、镍或其组合。接下来,一导电材料可通过一沉积制程而沉积进入所述第二开孔603o与所述第三开孔605o中,而该导电材料例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或其组合。在沉积制程之后,可执行一平坦化制程,例如化学机械研磨,直到第二介电层503的上表面503ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101的所述中间部101-3与所述上部101-5,且将该阻障材料转变成多个阻障层105。
194.请参考图20,所述阻障层105可形成在所述下部101-1与所述中间部101-3之间、在第一介电层501与所述中间部101-3之间、在第一介电层501与所述上部101-5之间,以及在所述上部101-5的各侧边101-5s上。
195.请参考图21,可执行类似于如图17到图19所描述的一制程,以形成所述上导电层107与所述阻障间隙子109。所述上导电层107可形成在所述上部101-5的各上表面101-5ts上。所述阻障间隙子109可成在所述阻障层105的各侧边105s上、在所述阻障层105的的各上表面105ts上,以及在第二介电层503的上表面503ts上。
196.图22是流程示意图,例示本公开再另一实施例的半导体元件1e的制备方法。图23到图30是剖视示意图,例示本公开再另一实施例的制备半导体元件1e的一流程。
197.请参考图22及图23,在步骤s31,多个鳍件403可形成在一基底401上,多个栅极结构200可形成在所述鳍件403上,多个杂质区301可形成在相邻对的栅极结构200之间,且一第一介电层501可形成在哀等栅极结构200上。
198.请参考图23,所述栅极结构200、所述栅极间隙子207、所述杂质区301、基底401、所述鳍件403、所述层间栅极介电层405以及第一介电层501的制作技术可类似于如图2及图3所描述的一程序。一第四遮罩层607可形成在第一介电层501上。第四遮罩层607可具有多个第四开孔607o的一图案。
199.请参考图22到图25,在步骤s33,可形成所述第四开孔607o以暴露所述杂质区301,一层牺牲材料703可形成在第一介电层501上并填满所述第四开孔607o。
200.请参考图23及图24,可执行一蚀刻制程以移除第一介电层501的一些部分以及所述层间栅极介电层405的一些部分,进而形成所述第四开孔607o。换言之,所述第四开孔607o可沿着第一介电层501以及所述层间栅极介电层405设置。所述杂质区301可经由所述第四开孔607o而暴露。所述层间栅极介电层405可被所述第四开孔607o所分开,并转变成邻近所述栅极间隙子207的多个接触点间隙子407。在所述第四开孔607o形成之后,可移除第四遮罩层607。
201.请参考图25,该层牺牲材料703可沉积在如图24所描述的该中间半导体元件上。可执行一平坦化制程,例如化学机械研磨,以提供一大致平坦表面给接下来的处理步骤。一第五遮罩层609可形成在该层牺牲材料703上。第五遮罩层609可具有多个第五开孔609o的一图案。
202.在一些实施例中,举例来说,牺牲材料703可为一掺杂氧化物,例如硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、氟硅酸盐玻璃(fluoride silicate glass)、掺碳的氧化硅或类似物。相较于未掺杂的氧化物,该掺杂的氧化物在通过蒸汽氟化氢蚀刻时可表现出更快的蚀刻速率。这可能是由于该未掺杂氧化物的较低密度特性。或者是,在一些实施例中,举例来说,牺牲材料703可包含一热可分解聚合物或是一热可降解聚合物。当暴露于超过该热可分解聚合物的分解温度或是该热可降解聚合物的降解温度的一温度时,该热可分解聚合物或该热可降解聚合物即分解或降解成气态。
203.请参考图22及图25到图28,在步骤s35,可形成所述第五开孔609o以暴露第一介电层501,且隔离层113可形成在所述第五开孔609o中。
204.请参考图25及图26,可执行一蚀刻制程以移除该层牺牲材料703的一些部分,进而形成所述第五开孔609o。第一介电层501的一些部分可经由所述第五开孔609o而暴露。在所述第五开孔609o形成之后,即可移除第五遮罩层609。
205.请参考图27,一层隔离材料705可形成在该层牺牲材料703上且填满所述第五开孔
609o。在一些实施例中,举例来说,隔离材料705可为一未掺杂氧化物,例如氧化硅或未掺杂硅玻璃。或者是,在一些实施例中,举例来说,隔离材料705可为氮化硅、氧化硅、氮氧化硅、氧化氮化硅、可流动的氧化物、未掺杂硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、掺碳的氧化硅或其组合。
206.请参考图28,可执行一平坦化制程,例如化学机械研磨,直到该层牺牲材料703的上表面703ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述隔离层113。
207.请参考图22以及图29,可通过移除该层牺牲材料703而形成多个空间611。
208.请参考图29,可移除该层牺牲材料703且所述空间611可形成在其原位处;换言之,所述空间611可形成在原先被该层牺牲材料703所占用的位置处。所述杂质区301可经由所述空间611而暴露。
209.在一些实施例中,可使用一蒸汽氟化氢以移除该层牺牲材料703,进而形成所述空间611。由于牺牲材料703(掺杂氧化物)与所述隔离层113(未掺杂氧化物)之间的密度差异,所以该蒸汽氟化氢在掺杂氧化物上具有较高蚀刻率;因此,可通过该蒸汽氟化氢移除该层牺牲材料703,并可保留所述隔离层113。
210.或者是,在一些实施例中,施加一热制程以移除包含热可分解聚合物或热可降解聚合物的该层牺牲材料703。该热制程的一温度可大约为300℃到大约为450℃。较佳者,该热制程的该温度可大约为350℃到大约为420℃。
211.请参考图22及图30,在步骤s39,多个接触点101可形成在所述空间611中。
212.请参考图30,一导电材料可通过一沉积制程而沉积进入所述空间611中,而该导电材料例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或其组合。在沉积制程之后,可执行一平坦化制程,例如化学机械研磨,直到所述隔离层113的各上表面113ts暴露为止,以移除多余材料,提供一大致平坦表面给接下来的处理步骤,并同时形成所述接触点101。所述接触点101可电性耦接到所述杂质区301。
213.为了便于描述,仅描述一个接触点101。接触点101可包括一下部101-1、一中间部101-3以及一上部101-5。下部101-1可形成在杂质区301上、在第一介电层501下方以及在所述接触点间隙子407之间。中间部101-3可形成在下部101-1上,并沿着第一介电层501设置。上部101-5可形成在中间部101-3上,并在一对应邻近对的隔离层113之间。上部101-5的宽度w10可宽于中间部101-3的宽度w9。所述上部101-5的较宽宽度可降低由增加接触面积所造成的接触电阻。在一些实施例中,所述接触点101以一自对准方式而对应形成在所述杂质区301上,并可视为自对准元件。
214.图31到图33是剖视示意图,例示本公开再另一实施例的半导体元件1f、1g、1h。
215.请参考图31,半导体元件1f可具有类似于如图7所描述的一结构。在图31中类似于或相同于图7中的元件已标示成类似元件编号,并省略其重复地描述。半导体元件1f可包括多个下导电层111。所述下导电层111可设置在所述接触点101与所述杂质区301之间。举例来说,所述下导电层111可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。所述下导电层111的厚度可介于大约2nm到大约20nm之间。所述下导电层111可降低在所述接触点101与所述杂质区301之间的接触电阻。
216.请参考图32,半导体元件1g可具有类似于如图7所描述的一结构。在图32中类似于
或相同于图7中的元件已标示成类似元件编号,并省略其重复地描述。半导体元件1g可具有一埋入隔离层409,设置在所述鳍件403下方。换言之,埋入隔离层409可设置在所述鳍件403与基底401之间。埋入隔离层409可包含一单晶或非晶介电材料,例如一氧化物及/或氮化物。举例来说,埋入隔离层409可为一介电质氧化物,例如氧化硅。举另一个例子,埋入隔离层409可为一介电质氮化物,例如氮化硅或氮化硼。再举另一个例子,埋入隔离层409可包括一介电质氧化物与一介电质氮化物的一堆叠,例如以任何顺序的氧化硅与氮化硅或氮化硼的一堆叠。埋入隔离层409可具有一厚度,介于大约10nm到大约200nm之间。埋入隔离层409可去除所述栅极结构200之间的漏电流,并降低与所述杂质区301相关联的寄生电容。
217.请参考图33,半导体元件1h可具有类似于如图21所描述的一结构。在图33中类似于或相同于图21中的元件已标示成类似元件编号,并省略其重复地描述。半导体元件1h可包括多个下导电层111。所述下导电层111可设置在所述接触点101的各下部101-1与所述杂质区301之间。举例来说,所述下导电层111可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。所述下导电层111的厚度可介于大约2nm到20nm之间。所述下导电层111可降低所述接触点101的各下部101-1与所述杂质区301之间的接触电阻。
218.本公开的一实施例提供一种半导体元件,包括一鳍件;一栅极结构,设置在该鳍件上;多个杂质区,设置在该鳍件的两侧上;多个接触点,对应设置在所述杂质区上;以及多个导电覆盖层,对应设置在所述接触点上。所述导电覆盖层包含锗化铜。
219.本公开的另一实施例提供一种半导体元件,包括一鳍件;一栅极结构,设置在该鳍件上;多个杂质区,设置在该鳍件的两侧上;多个接触点,设置在所述杂质区上;以及多个上导电层,设置在所述接触点上。所述上导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
220.本公开的再另一实施例提供一种半导体元件的制备方法,包括形成一栅极结构在一鳍件上;形成多个杂质区在该其鳍件的两侧上;形成多个接触点在所述杂质区上;以及形成多个导电覆盖层在所述接触点上。所述导电覆盖层包含锗化铜。
221.由于本公开该半导体元件的设计,包含锗化铜的所述导电覆盖层103可降低半导体元件1a的接触电阻。据此,可改善半导体元件1a的效能,并可减少半导体元件1a的能耗。
222.虽然已详述本公开及其优点,然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如,可用不同的方法实施上述的许多制程,并且以其他制程或其组合替代上述的许多制程。
223.再者,本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此,此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。
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