低电阻率钨膜及制造方法与流程

1.本公开内容的实施方式属于电子器件制造的领域，而且尤其属于集成电路(ic)制造的领域。尤其是，本公开内容的实施方式涉及低电阻率钨膜及制造低电阻率钨膜的方法。


背景技术：

2.集成电路可以通过在基板表面上产生错综复杂图案化的材料层的处理而制成。在基板上产生图案化材料需要用于沉积期望的材料的受控制的方法。在一个表面上相对于不同表面选择性地沉积膜对图案化及其他应用是实用的。
3.在利用钨沉积处理的传统填充方案中，在介电基板上沉积氮化钛(tin)层作为阻挡层及衬垫层，随后沉积大体积(bulk)cvd钨(w)膜的成核(nucleation)或者种晶(seed)层。tin层的电阻率是高的，并且降低在成核层上生长的大体积cvd钨的电阻率具有挑战性。由于深宽比(沟道或过孔的高度相对于沟道或过孔的宽度和/或诸如特征结构的宽度之类的更小特征尺寸的比例)的增加，传统处理生产的钨膜堆叠物具有无法接受的高线性电阻或过孔接触电阻。
4.因此，对用于形成钨层、膜和材料的改进的方法以及包含这样的钨层、膜和材料的器件存在需要。


技术实现要素：

5.本文描述了用于沉积金属膜的装置及方法。在一个实施方式中，一种在基板上形成钨堆叠物的方法包含：使用物理气相沉积处理在该基板的表面上形成钨衬垫层；以及使用化学气相沉积处理在该钨衬垫层上直接形成钨膜。
6.一个或多个实施方式涉及一种在基板上形成钨堆叠物的方法，该方法包含：将该基板放置于物理气相沉积处理腔室中的基板支撑件上；使用物理气相沉积处理在该基板的表面上形成钨衬垫层；将该钨衬垫层的晶粒尺寸控制到大于100埃()；并且使用化学气相沉积处理在该钨衬垫层上直接形成钨膜。
7.在另一方面，一种电子器件包含：在表面上的物理气相沉积所沉积的钨衬垫层；和直接在该钨衬垫层上的化学气相沉积所沉积的膜。
附图说明
8.以此方式可详细理解本公开内容以上列出的特征，以上简要概述的本公开内容的更具体说明可通过参考实施方式获得，一些实施方式示于附图中。然而，应注意，附图仅示出本公开内容的典型实施方式，并且因此不应被视为本公开内容的范围的限制，因为本公开内容认可其他等效的实施方式。如本文所述的实施方式通过范例的方式示出，且并非限于随附附图的各图中，在所述随附附图中，类似的参考标记代表相似的元件。
9.图1示出根据本公开内容的一个或多个实施方式的半导体器件的截面示意图；
10.图2示出根据本公开内容的一个或多个实施方式的半导体器件的截面示意图；和
11.图3示出根据一种实施方式的方法的流程图。
12.在附图中，相似的部件和/或特征可具有相同的参考标记。再者，相同类型的各种部件可通过参考标记后跟随破折号和在相似部件之中作为区别的第二标记来区别。若在说明书中仅使用第一参考标记，则该说明可应用至具有相同第一参考标记的任何一个相似部件而不考虑第二参考标记。
具体实施方式
13.在说明本公开内容的数个示例性实施方式之前，应理解本公开内容并不限于在以下说明中提及的构造或处理步骤的细节。本公开内容能够包含其他实施方式，且能够以各种方式实施或实践。
14.如本文所使用的“基板”是指任何基板或形成于基板上的材料表面，在制造处理期间在所述基板上执行膜处理。举例而言，可在上面执行处理的基板表面包括诸如硅、氧化硅、应变硅(strained silicon)、绝缘体上硅(silicon on insulator,soi)、碳掺杂的氧化硅、非晶硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石之类的材料，以及任何其他材料，例如金属、金属氮化物、金属合金及其他导电材料，这取决于应用。基板包括但不限于半导体晶片。基板可暴露至预处置处理(pretreatment process)，用以抛光、蚀刻、还原、氧化、羟化、退火和/或烘烤所述基板表面。除了直接在所述基板本身的表面上进行膜处理之外，在本公开内容中，如下文更详细地公开的那样，所公开的任何膜处理步骤也可在形成于基板的下层上执行，并且术语“基板表面”意在包括如上下文指出的那样的下层。因此，举例而言，在膜/层或部分膜/层已沉积至基板表面上的情况下，新沉积的膜/层的暴露的表面变成基板表面。
15.如本说明书及随附的权利要求书中所使用的那样，术语“前驱物”、“反应物”、“反应气体”及类似术语可互换地用以代表可与基板表面反应的任何气态物种(species)。
16.如本文所使用的那样，术语“衬垫”是指沿着开口的下表面和/或侧壁的至少一部分顺应地(conformably)形成的层，使得在该层的沉积之前开口的实质部分在该层的沉积之后保持未填充。在一些实施方式中，所述衬垫可沿着开口的下表面和侧壁的整体形成。衬垫也可形成于平坦基板的平坦表面上。
17.有利地，相较于包括tin层加上跟随有通过化学气相沉积(cvd)沉积的钨的成核层的传统器件，具有直接在物理气相沉积所沉积的钨衬垫层上的化学气相沉积所沉积的钨膜的该物理气相沉积所沉积的钨衬垫层显示出清楚的堆叠电阻(stack resistance)益处。在一些实施方式中，在通过物理气相沉积(pvd)来沉积钨衬垫层与通过cvd而沉积钨膜之间可以有空气中断(air break)或基板暴露至周遭条件。然而，在独特的具体实施方式中，在通过pvd处理形成钨衬垫层与通过cvd处理形成钨膜之间没有空气中断。换句话说，这两种处理在真空下或在负载锁定条件下完成。在一些实施方式中，包括使用pvd而没有偏压功率施加至上面支撑有基板的基板支撑件来沉积钨衬垫层的处理导致在晶粒尺寸及定向方面的特性改善，以改善包含钨衬垫层及钨膜的钨堆叠物的堆叠电阻率。在一些实施方式中，使用kr处理气体进行pvd处理，以进一步调制(tailor)器件的特性。在一个或多个实施方式中，钨衬垫层包含阿尔法w(alpha-w)，且在钨衬垫层中并无贝塔w(beta-w)。
18.参照图1-3，说明用于沉积金属膜的装置及方法。在一个实施方式中，方法200包含：在基板102上形成钨堆叠物。所述方法包含：使用物理气相沉积处理在所述基板102的表
面上形成钨衬垫层106，然后使用化学气相沉积处理在钨衬垫层上直接形成钨膜108。在一个或多个实施方式中，所述钨衬垫层106实质上不含氧化钨。在一些实施方式中，通过该方法形成的包含钨衬垫层106及钨膜108的钨堆叠物不包括tin层或成核层。在一个或多个实施方式中，方法200包括在形成钨衬垫层106之前于基板表面上形成介电层110。
19.在一些实施方式中，基板表面包含特征结构。在一实施方式中，该特征结构选自沟道、过孔或尖峰。在独特的实施方式中，该特征结构包含沟道。在一些实施方式中，方法200进一步包含：在202，于pvd腔室中形成钨衬垫层；且在206，从pvd腔室移除基板，将该基板暴露至周遭大气并且处置钨衬垫层以将氧化钨从钨衬垫层移除。如本文所使用的那样，“周遭大气”是指并非在真空下且暴露至空气的环境。在一些实施方式中，处置钨衬垫层包含：将钨衬垫层暴露至氢气并且将钨衬垫层暴露至wf6气体。
20.在其他实施方式中，方法200进一步包含：在204，于pvd腔室中形成钨衬垫层；在206，从pvd腔室移除基板；并且在208，将基板放置于cvd腔室中，而并不将基板暴露至周遭大气。在210，直接在钨衬垫层106上沉积钨膜108，以形成w膜堆叠物。在一些实施方式中，沟道具有大于或等于5nm且小于或等于65nm、大于或等于5nm且小于或等于55nm、大于或等于5nm且小于或等于45nm、大于或等于5nm且小于或等于35nm、大于或等于5nm且小于或等于32nm、大于或等于5nm且小于或等于25nm、或者大于或等于5nm且小于或等于22nm的宽度w。
21.在一些实施方式中，方法200进一步包含：在202，将基板放置于物理气相沉积腔室中的基板支撑件上，且不将偏压电压施加至基板支撑件。
22.本公开内容的另一方面属于在基板上形成钨堆叠物的方法，该方法包含：将基板放置于物理气相沉积处理腔室中的基板支撑件上，使用物理气相沉积处理在基板的表面上形成钨衬垫层，控制钨衬垫层的晶粒尺寸至大于100埃，并且使用化学气相沉积处理直接在钨衬垫层上形成钨膜。在一些实施方式中，控制钨衬垫层的晶粒尺寸包括：在物理气相沉积处理期间不将偏压电压施加至基板支撑件。在一些实施方式中，cvd所沉积的钨膜具有超过250埃的晶粒尺寸。在一些实施方式中，pvd所沉积的钨衬垫层具有超过100埃的晶粒尺寸，且钨膜具有超过250埃的晶粒尺寸。在一个或多个实施方式中，钨堆叠物具有小于13μohm-cm、小于12.5μohm-cm、小于12μohm-cm、小于11.5μohm-cm、或小于11μohm-cm的电阻率。在一些实施方式中，在pvd处理期间使用kr作为处理气体具有增加钨衬垫层晶粒尺寸的晶粒尺寸的有益效果。实验数据已显示：在室温(约25℃)下使用ar作为用于pvd处理的处理气体，w衬垫层晶粒尺寸是137埃，而在325℃下使用ar作为用于pvd处理的处理气体，将w衬垫层晶粒尺寸增加至180埃。然而，在室温(约25℃)下使用kr作为用于pvd处理的处理气体，将w衬垫层晶粒尺寸增加至210埃。对于包括这些衬垫层的每一衬垫层上的cvd所沉积的膜的钨堆叠物，在室温(约25℃)下使用ar作为用于pvd处理的处理气体，w衬垫层晶粒尺寸是137埃，且堆叠物电阻率是约11μohm-cm。在325℃下使用ar作为用于pvd处理的处理气体，将w衬垫层晶粒尺寸增加至180埃，并且导致包括钨衬垫层上的cvd所沉积的膜的堆叠物的堆叠物电阻率是约9.8μohm-cm。在室温(约25℃)下使用kr作为用于pvd处理的处理气体，将w衬垫层晶粒尺寸增加至210埃，并且导致包括钨衬垫层上的cvd所沉积的膜的堆叠物的堆叠物电阻率是约9.6μohm-cm。
23.本公开内容的另一方面属于电子器件，所述电子器件包含：在表面上的物理气相沉积所沉积的钨衬垫层；和在所述钨衬垫层上的化学气相沉积所沉积的钨膜。在一些实施
方式中，物理气相沉积所沉积的钨衬垫具有大于100埃的晶粒尺寸。在一些实施方式中，化学气相沉积所沉积的钨膜具有超过250埃的晶粒尺寸。在一个或多个实施方式中，基板表面包含选自由沟道、过孔和尖峰构成的组的特征结构。在一个或多个实施方式中，该特征结构是具有小于65nm的宽度的沟道。
24.在一些实施方式中，w衬垫层具有大于100埃、大于150埃或大于200埃的晶粒尺寸，并且包含钨衬垫层及钨膜的钨膜堆叠物具有小于10μohm-cm的堆叠物电阻率。在一些实施方式中，器件包含沟道，该沟道具有大于或等于5nm且小于或等于65nm、大于或等于5nm且小于或等于55nm、大于或等于5nm且小于或等于45nm、大于或等于5nm且小于或等于35nm、大于或等于5nm且小于或等于32nm、大于或等于5nm且小于或等于25nm、或者大于或等于5nm且小于或等于22nm的宽度w。在一些实施方式中，沟道具有深度或高度h相对宽度w的深宽比，该深宽比大于或等于约5：1、10：1、15：1、20：1、25：1、30：1、35：1或40：1。在一个或多个实施方式中，该深宽比大于10：1。
25.在一些实施方式中，在pvd所沉积的衬垫层上形成的钨膜是通过将基板暴露至从第一气体形成的等离子体而形成的。在一些实施方式中，第一气体包含钨前驱物气体。在一些实施方式中，第一气体包含无氟卤化钨前驱物，例如五氯化钨(wcl5)或六氯化钨(wcl6)。在其他实施方式中，第一气体包含无氟卤氧化钨前驱物，例如wocl4或wo2cl2。在其他实施方式中，第一气体选自由无氟卤化物前驱物、无氯卤化钨前驱物(例如五溴化钨(wbr5)或六溴化钨(wbr6))构成的组。在一些实施方式中，第一气体除了包含钨前驱物气体之外，还进一步包含：反应气体，例如含氢气体(诸如如氢气(h2)或氨气(nh3)或联氨(n2h4))；和载气，例如氩气(ar)、氦气(he)或氮气(n2)。在一些实施方式中，载气是惰性气体。在一些实施方式中，第一气体由或本质上由钨前驱物气体、反应气体及载气组成。在一些实施方式中，第一气体由或本质上由以下气体组成：无氯、无氟卤化钨前驱物；含氢气体；和惰性气体。可在约10sccm至约10slm的流量下提供载气。
26.本发明的方法可与任何器件节点一起使用，但可以特别有利于约25nm或更小的器件节点，例如约5nm至约25nm的器件节点。
27.这些图为了图示的目的而显示基板具有单一特征结构，然而，本领域的技术人员将理解的是，可以有多于一个的特征结构。特征结构的形状可以是任何适当的形状，包括但不限于尖峰、沟道及圆柱形过孔。在独特的实施方式中，特征结构是沟道。在其他独特的实施方式中，特征结构是过孔。如此方式所使用的那样，“特征结构”一词的意思是任何有意形成的表面无规则结构(irregularity)。特征结构的适合的范例包括但不限于：具有顶部、两个侧壁和底部的沟道；具有顶部和从表面向上延伸的两个侧壁的尖峰；以及具有从具有开放底部的表面向下延伸的侧壁的过孔。特征结构可以具有任何适当的深宽比(特征结构的高度h的深度相对特征结构的宽度的比例)。在一些实施方式中，该深宽比大于或等于约5：1、10：1、15：1、20：1、25：1、30：1、35：1或40：1。在一个或多个实施方式中，该深宽比大于10：1。
28.在一个或多个实施方式中，至少一个特征结构从基板的顶部表面或钨衬垫层的顶部表面延伸深度或高度h至底部表面。至少一个特征结构具有由第一侧壁与第二侧壁界定的宽度w。在该钨层上沉积钨膜，以填充至少一个特征结构，且在该钨层的顶部表面上延伸。钨膜可凹陷以将金属膜的顶部降低至等于或低于钨衬垫层的顶部表面的高度，以形成凹陷
的金属膜。钨膜可扩展以形成从至少一个特征结构延伸的柱状物。
29.参照图1和图2，一个或多个实施方式涉及形成半导体器件100的方法。基板102设有特征结构104，特征结构104被填充有钨膜108。所显示的特征结构104是沟道的形式，该沟道具有宽度w和深度或高度h。
30.在一个或多个实施方式中，钨膜108是cvd所沉积的钨膜。在一个实施方式中，该钨膜是间隙填充层。如图1中所示，在一个实施方式中，钨膜108沉积在钨衬垫层106上，该钨衬垫层106在特征结构104的顶部部分114上、特征结构104的侧壁116上和介电层110的顶部部分118上。
31.在一个或多个实施方式中，钨膜108是种晶间隙填充层。在一个实施方式中，该种晶间隙填充层是选择性生长种晶膜。如图1中所示，在一个实施方式中，钨膜108沉积在钨衬垫层106上，该钨衬垫层106在特征结构104的顶部部分114上、特征结构104的侧壁116上和介电层110的顶部部分118上。
32.如图2中所示，在另一实施方式中，钨膜108沉积在钨衬垫层106上，该钨衬垫层106在特征结构104的顶部部分114、特征结构104的侧壁116和基板102的顶部表面120上。
33.在一个或多个实施方式中，钨膜108是钨层。在一个或多个实施方式中，该钨层是钨间隙填充层。
34.在一个或多个实施方式中，在基板102上形成介电层110。介电层可以是任何适当的介电材料，包括但不限于钛或硅的氮化物、氧化物或碳化物。介电层110可以保形地(conformally)或非保形地(non-conformally)形成在基板102上。
35.在一个实施方式中，介电层110包括具有小于5的k值的介电材料。在一个实施方式中，介电层110包括具有小于2的k值的介电材料。在至少一些实施方式中，介电层110包括氧化物、碳掺杂的氧化物、多孔(porous)二氧化硅、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷硅酸盐玻璃(phosphosilicate glass)、氟硅酸盐(siof)玻璃、有机硅酸盐玻璃(sioch)或这些物质的任意结合。在至少一些实施方式中，介电层110可以包括聚酰亚胺、环氧树脂、诸如苯并环丁烯(bcb)之类的光可界定材料(photodefinable material)和wpr系列材料，或旋涂玻璃(spin-on-glass)。
36.在一个实施方式中，介电层110的厚度在大约从约10纳米(nm)至约2微米(μm)的范围中。在一个实施方式中，使用一种沉积技术来沉积介电层110，沉积技术例如是但不限于化学气相沉积(“cvd”)、物理气相沉积(“pvd”)、分子束外延(“mbe”)、有机金属化学气相沉积(“mocvd”)、原子层沉积(“ald”)、旋涂或微电子器件制造领域中的技术人员已知的其他隔绝沉积技术(insulating deposition technique)。
37.在一个实施方式中，钨衬垫层106沉积在介电层110上。在一个实施方式中，钨衬垫层106是导电衬垫。在一些实施方式中，钨衬垫层106由pvd处理形成。
38.在一个实施方式中，钨衬垫层106沉积至从约至约的厚度。在一个实施方式中，钨衬垫层106沉积至从约至约的范围中的厚度。
39.尽管本文已参考特定实施方式说明本公开内容，但应理解这些实施方式仅为阐明本公开内容的原理和应用。对本领域技术人员显而易见的是，在不悖离本公开内容的精神及范围的情况下，可对本公开内容的方法及装置作各种修改及改变。因此，本公开内容意在包括随附权利要求书及其等同范围内的修改及改变。