宽带隙半导体装置及宽带隙半导体装置的制造方法与流程

1.本发明涉及宽带隙半导体装置以及宽带隙半导体装置的制造方法。


背景技术：

2.以往，已知有使用碳化硅等的宽间隙半导体装置(例如参照日本特开2015―56543号公报)。在宽间隙半导体装置中，有降低sbd(肖特基势垒二极管)的导通电压的需求。由于sbd的导通电压大部分是来自肖特基结的内置电压，因此通过降低φb(肖特基势垒)，可以有效地降低导通电压。
3.以宽间隙半导体装置的一种即n型碳化硅为例，sic-sbd的φbn一般使用肖特基电极进行控制，作为sic-sbd的肖特基电极，一般使用ti、ni、pt等。在这些元素中，我们知道ti的φbn最小，市场上销售的n型sic―sbd大部分是以ti为肖特基电极的。
4.如果变更以往使用的电极，则除了成膜工序本身以外，还伴随着蚀刻工序的变更，因此行业普遍希望在不变更sbd电极材料的情况下降低φb。
5.鉴于上述情况，本发明的目的是提供一种能够不改变以往使用的金属层的材料的情况下降低φb的宽间隙半导体装置。


技术实现要素：

6.本发明涉及的宽带隙半导体装置，包括：
7.宽间隙半导体层；以及
8.金属层，设置在所述宽间隙半导体层上，
9.其中，所述金属层在与所述宽间隙半导体层之间的界面处的界面区域处具有单晶层，
10.在将构成所述金属层的金属的平衡状态下的晶格常数设为l的情况下，所述界面区域处的所述单晶层包含第一区域，该第一区域的晶格常数l1比l小1.5％～8％。
11.在本发明涉及的宽带隙半导体中，
12.所述晶格常数l以及所述晶格常数l1为c轴晶格常数。
13.在本发明涉及的宽带隙半导体中，
14.所述界面区域处的所述单晶层的20％以上含有所述第一区域。
15.在本发明涉及的宽带隙半导体中，
16.所述界面区域处的所述单晶层包含第二区域，该第二区域的晶格常数l1比l大，
17.在所述界面区域中，所述第一区域占据比所述第二区域更广的区域。
18.在本发明涉及的宽带隙半导体中，
19.所述宽间隙半导体层由六方晶体碳化硅层构成，
20.上述金属层的晶体结构为六方晶体，
21.上述金属层中的所述金属由ti构成。
22.在本发明涉及的宽带隙半导体中，
23.所述界面区域处的所述单晶层包含第一区域，该第一区域由晶格常数l1在0.235nm以下的ti构成。
24.在本发明涉及的宽带隙半导体中，
25.所述界面区域处的所述单晶层包含第一区域，该第一区域的20％以上由晶格常数l1为0.235nm以下的ti构成。
26.本发明涉及的宽带隙半导体装置的制造方法，包括：
27.在宽间隙半导体层上成膜ti层的工序；以及
28.在400℃以下加热所述ti层的工序，
29.其中，所述ti层在与所述宽间隙半导体层之间的界面处的界面区域处具有单晶层。
30.发明效果
31.在本发明中，距离宽间隙半导体层与金属层之间的界面30nm处的界面区域处设置有单晶层，并且在将构成金属层的金属的c轴呈平衡状态下的晶格常数设为l时，在界面区域中包含第一区域，该第一区域的晶格常数l1比l小1.5％～8％。在采用这种形态的情况下，就能够降低φb。
附图说明
32.图1是可在本发明的实施方式中使用的n型碳化硅半导体装置的侧向剖面图。
33.图2(a)是展示单晶层中构成原子的间隔相一致的形态的侧向剖视图，图2(b)是展示单晶层中构成原子的间隔不一致的形态的侧向剖视图。
34.图3是展示在ti退火温度不同的形态中，ti单晶层中的c轴晶格常数l1与累积概率图之间关系的曲线图。
35.图4是展示由ti构成的单晶层中的c轴晶格常数l1与n型碳化硅装置中的φbn(ev)之间关系的曲线图。
36.图5是展示由ti构成的单晶层中的c轴晶格常数l1与碳化硅装置中的ef(ev)之间关系的曲线图，其通过理论计算得到。
37.图6是展示由ti构成的单晶层中的c轴晶格常数l1于碳化硅装置中的n值之间关系的曲线图。
38.图7是展示由ti构成的金属电极在450℃下的退火时间与所制造的n型碳化硅装置中的φbn(ev)之间关系的曲线图。
39.图8是展示ti的成膜速率与所制造的n型碳化硅装置中的φbn(ev)之间关系的曲线图。
40.图9中分别为放大600，000倍后的截面tem图像、放大3，000，000倍后的截面tem图像、以及选区电子衍射花样(sadp)。
具体实施方式
41.实施方式
42.《构成》
43.在本实施方式中，“一侧”指图1中的上方侧即正面侧，“另一侧”指图1中的下方侧
即背面侧。
44.在本实施方式中，作为宽间隙半导体装置的一例，使用n型碳化硅半导体装置(以下简称为“碳化硅半导体装置”)来进行说明。但不限于此，也可以是在多晶硅上形成单晶碳化硅层后的特殊碳化硅基板。作为宽间隙半导体，除了碳化硅以外，也可以使用氮化镓、氧化镓、金刚石等。
45.如图1所示，碳化硅半导体装置可以具有碳化硅基板11、设置在碳化硅基板11的一侧(正面侧)的碳化硅层12、以及设置在碳化硅层12的一侧的作为金属层且作为正面电极发挥作用的金属电极20。在图1所示的形态中，作为一例在碳化硅基板11上直接设置碳化硅层12，并在碳化硅层12上直接设置金属电极20。如图2(a)、(b)所示，金属电极20也可以在与碳化硅层12之间的界面处的界面区域处具有单晶层21。在将构成金属电极20的金属呈c轴平衡状态下的晶格常数设为l的情况下，界面区域处的单晶层21也可以包含第一区域，该第一区域(由l1构成)的c轴晶格常数比l小1.5％～8％。单晶层21可以通过异质外延生长来形成。
46.本实施方式中，金属电极20处的“界面区域”是指从金属电极20与碳化硅层12之间的界面开始在厚度方向上距离位于金属电极20侧(一侧)30nm范围内的区域。在比金属电极20的界面区域更靠一侧的位置上，金属电极20可以为单晶体结构，也可以为多晶体结构或非晶体结构。
47.如图1所示，可以在金属电极20上设置连接电极40。另外，也可以在连接电极40上设置连接部30。连接部30可以是导线，也可以是连接件。
48.连接电极40可以由铝、含硅的铝合金、含铜的铝合金、钛合金等构成，也可以由含硅的铝合金、含铜的铝合金或铝或钛合金的层叠膜构成。但又不限于此，连接电极40还可以由其他金属，例如铜、金、镍等构成。
49.也可以在碳化硅半导体基板11的另一侧(背面侧)设置背面电极50。背面电极50也可以由镍、钛等构成。也可以在碳化硅层12的一侧(正面侧)上未设置第一电极部30的区域设置由氧化物等构成的绝缘层80。
50.界面区域的单晶层21的20％以上、或是30％以上可以包含由c轴晶格常数为l1构成的第一区域。在本实施方式中，“a％以上包含第一区域”是指：在用tem拍摄一个图像时，在a％以上的区域中可以确认由晶格常数l1构成的第一区域(参照图9)。另外，也可以用tem拍摄多个图像(例如2～10个图像)，并使用多个图像的测量结果，来确认第一区域是否20％以上包含第一区域。
51.当金属由ti构成时，平衡状态下的晶格常数l为0.24nm。因此，c轴晶格常数l1比l小1.5％～8％即0.2208nm～0.2364nm。图3中展示了c轴晶格常数l1的累积概率的曲线图，在由1e-4pa(1
×
10-4
pa)构成的真空状态下以450℃退火30分钟后，c轴晶格常数l1达到约0.236nm以下的概率不足20％。测量中使用tem，并通过截面衍射得到测量结果(参照图9)。在图9中，展示了放大600，000倍后的截面tem像、放大3，000，000倍后的截面tem像、以及选区电子衍射花样(sadp)。可以根据选区电子衍射花样来测量单晶体的晶格常数l1。
52.发明人确认后发现，如图4所示，当c轴晶格常数l1变小时φbn(ev)就会变小。另外，如图5所示，根据第一原理计算的验证结果，确认了通过减小晶格常数，费米能级(ef)会向着降低φbn的方向变化。图4中横轴的值(c轴晶格常数)是累积概率为30％时的晶格常
数。另外，存在ef(ev)变大则φbn(ev)变小的关系。
53.碳化硅层12的结晶结构可以由六方晶体构成，也可以由六方最密堆积结构构成。金属电极20的结晶结构可以由六方晶体构成，也可以由六方最密堆积结构构成。界面区域处的金属电极20中的金属可以由ti构成。但也并不限于此，界面区域处的金属电极20中的金属也可以由包含ti作为主成分的金属构成，也可以由ni、pt、mo、包含ni作为主成分的金属、包含pt作为主成分的金属、或者包含mo作为主成分的金属构成。不过，从能够减小φbn的观点来看，优选使用由ti构成的金属电极20或由包含ti作为主成分的金属构成的金属电极20，更优选使用由ti构成的金属电极20。另外，“主要成分”是指以质量百分比占50％以上的成分，作为主要成分包含ti的金属是指包含50质量％以上的ti的金属。
54.即使是在界面区域处的金属电极20中的金属由ti构成的情况下，也可以在由ti构成的电极的一侧设置由ni、al等构成的金属层。
55.界面区域处的单晶层21也可以包含c轴晶格常数l1为0.235nm以下且由ti构成的第一区域。
56.接下来，对制造方法的一例进行说明。在下述制造例中，使用ti作为金属电极20。
57.(制造例1)。
58.在碳化硅基板11上设有碳化硅层12的基板上将ti层成膜。ti层的成膜可以使用电子束蒸镀，也可以使用溅射。成膜速率例如为0.1～0.3nm/s(例如0.12nm/s)，ti层成膜时的真空度例如为1e-4pa～1e-5pa(例如1e-4pa)。
59.接着，将设置有ti层的基板在400℃以下退火(加热)。例如将设置有ti层的基板在350℃下退火30分钟～0分钟(例如30分钟)。结果，生成由ti层构成的金属电极20。
60.在碳化硅层12上刚刚成膜ti层之后，在碳化硅层12与ti层之间的界面区域处，处于ti层中含有空穴的状态。一旦对ti层退火后，空穴向外方扩散的同时，ti会结晶化。一般认为通过将退火温度设为450℃～500℃，就会变为完全结晶ti(平衡状态)，并且c轴晶格常数会变大(参照图2(a))。其结果就是，φbn在较大值处饱和。
61.另一方面，如本实施方式那样，由于通过在400℃以下(例如350℃)进行退火，抑制了空孔在ti层内的向外扩散，因此能够实现包含大量空孔的状态。其结就是果，在ti层内产生应力，ti原子的间隔容易变得不一致(参照图2(b))。并且，相比完全结晶时，同时产生出晶格常数小的区域(第一区域)以及晶格常数大的区域(第二区域)，在晶格常数小的区域(第一区域)的数量比晶格常数大的区域(第二区域)的数量多的情况下，就能够减小φbn。
62.图2是用于理解上述说明的简略图。在图2(b)中，由在最右侧排列的原子构成的区域中，所排列的构成原子的原子间距为固定的l，即c轴方向上的平均晶格常数为l。在图2(b)中，在由从右数第二个排列的原子构成的区域中，排列的构成原子的原子间距与l1、l2、l即间距不一致。l1比l小，l2比l大。不过，由于原子间距为l1的晶格常数和l2的晶格常数相同，因此在该区域中，在c轴方向上的平均晶格常数为l。在图2(b)中，在由从右数第3个排列的原子组成的区域中，排列的构成原子的原子间距为l1、l即间距不一致，l1比l小。因此，在该区域中，在c轴方向上的平均晶格常数小于l。在图2(b)中，在由从右数第4个排列的原子组成的区域中，排列的构成原子的原子间距与l1、l即间距不一致，l1比l小。因此，在该区域中，在c轴方向上的平均晶格常数小于l。
63.从上述结果来看，图2(b)的形态中，c轴方向上的平均晶格常数小于l。可以说图3
中证实这一实测结果。在图3中，通过在400℃以下(在此为350℃)进行退火，虽然存在c轴方向晶格常数较大的区域(第二区域)(在c轴晶格常数约为0.2425nm的位置存在标识)，但也存在晶格常数小的区域(第一区域)。并且，图中晶格常数大的区域(第二区域)的数量比晶格常数小的区域(第一区域)的数量少。也就是说，从平均值来看，c轴方向的晶格常数变小。其结果就是，如上述，φbn变小。
64.在tem中拍摄一个图像时，由于第一区域占据比第二区域更广的区域，因此能够确认晶格常数变小。另外，也可以用tem拍摄多个图像(例如2～10个图像)，并使用多个图像的测量结果来确认第一区域占据比第二区域更广的区域。
65.如图4所示，在退火温度为550℃以上的情况下也能够确认到φbn的下降，但另一方面，如图6所示，在退火温度为550℃以上的情况下，还伴随有n值(理想因子)的劣化。这是因为ti层与碳化硅层12之间发生了化学反应。图6中的横轴值(c轴晶格常数)与图4一样，是累积概率为30％时的晶格常数。
66.(制造例2)
67.接下来，对与上述不同的制造例进行说明。与制造例1同样，在碳化硅基板11上设置有碳化硅层12的基板上成膜ti层。ti层的成膜可以使用电子束蒸镀，也可以使用溅射。成膜速率例如为0.1～0.3nm/s(例如0.12nm/s)，ti层的成膜时的真空度例如为1e-4pa～1e-5pa(例如1e-4pa)。
68.接着，将设置有ti层的基板在450℃～500℃下退火(加热)。例如，将设有ti层的基板在450℃下退火2至10分钟(例如8分钟)。图7是展示以450℃退火时的退火时间与φbn(ev)之间关系的图表，可以确认，退火时间较短时φbn(ev)变小。
69.如上所述，在碳化硅层12上刚成膜ti层之后，在碳化硅层12与ti层之间的界面处，ti层处于包含空穴的状态。退火ti层后，ti层内的空穴一边向外侧扩散，一边进行ti的结晶化。在这一点上，即使在450～500℃下退火的情况下，通过缩短退火时间，也能够抑制ti层中的空穴向外侧扩散。因此，可以在ti层内实现包含大量空穴的状态，并产生应力，从而形成晶格常数比完全结晶时小的区域。其结果就是，能够减小φbn。
70.(制造例3)。
71.接下来，对与上述制造例1及2不同制造例3进行说明。
72.在制造例3中，与制造例1和2一样，在碳化硅基板11上设置了碳化硅层12的基板上成膜ti层。ti层的成膜可以使用电子束蒸镀，也可以使用溅射。但是，使制造例3中成膜速率小于0.02nm/s。例如，成膜速率例如也可以为0.01nm/s以下(例如0.01nm/s)，ti层的成膜时的真空度例如为1e-4pa～1e-5pa(例如1e-4pa)。
73.接着，将设置有ti层的基板在450～500℃下退火(加热)。例如将设置有ti层的基板在450℃下退火30分钟～60分钟(例如30分钟)。
74.如本制造例所示，通过减慢成膜速率，成膜时除ti以外的分子、原子、离子等飞向碳化硅层12的表面的概率相对提高。因此，ti层与碳化硅层12时间的界面处的ti层内将成为包含更多空穴的状态。因此，即使在退火温度为450℃～500℃、退火时间为30分钟的情况下，ti层内也会残留更多的空穴。因此，就可以产生应力，形成晶格常数比完全结晶时小的区域，从而可以减小φb。
75.本发明者们在450℃退火30分钟的条件下改变成膜速率的结果如下表1所示。结果
如图8所示。
76.【表1】
[0077][0078][0079]
(制造例4)
[0080]
接下来，对与上述制造例1至3不同的制造例4进行说明。
[0081]
在制造例4中，也与制造例1至3一样，在碳化硅基板11上设置有碳化硅层12的基板上成膜ti层。ti层的成膜可以使用电子束蒸镀，也可以使用溅射。但是，使制造例4中成膜时真空度为5e-4pa以上。例如，成膜速率例如为0.1～0.3nm/s(例如0.12nm/s)，ti层成膜时的真空度为5e-4pa以上(例如9.3e-4pa)。另外，如果真空度过大，则会产生各种问题，因此上限值为1e-2pa。
[0082]
接着，将设置有ti层的基板在450～500℃下退火(加热)。例如将设置有ti层的基板在450℃下退火30分钟～60分钟(例如30分钟)。
[0083]
如本制造例所示，通过增大真空度，成膜时除ti以外的分子、原子、离子等飞向碳化硅层12的表面的概率相对提高。因此，ti层与碳化硅层12之间的界面处的ti层内将成为包含更多空穴的状态。因此，即使在退火温度为450～500℃、退火时间为30分钟的情况下，ti层内也会残留更多的空位。因此，可以产生应力，形成晶格常数比完全结晶时小的区域，从而可以减小φbn。
[0084]
本发明者们在450℃退火30分钟的条件下将真空度设为9.3e-4pa，结果如下表2所示，确认了能够减小φbn。
[0085]
【表2】
[0086][0087][0088]
《效果》
[0089]
接下来，对由上述结构构成的本实施方式的效果进行说明。在上述结构中可以采用“效果”中说明的所有形态。
[0090]
在本实施方式中，在采用了金属电极20的界面区域处的单晶层21包含c轴晶格常数l1比平衡状态下的晶格常数l小1.5％～8％的第一区域的形态的情况下，就可以在不变更金属电极20的材料的情况下降低φbn。
[0091]
当界面区域处的单晶层21的20％以上为由c轴晶格常数为l1(比l小1.5％～8％的值)构成的第一区域时，能够更可靠地降低φbn。另外，在界面区域的单晶层21的30％以上为由c轴晶格常数为l1(比l小1.5％～8％的值)构成的第一区域的情况下，可以更可靠地降低φbn(参照图3和图4)。
[0092]
界面区域处的金属电极20由六方晶体的ti构成，在与该ti接触的碳化硅层12由六方晶体构成的情况下，能够更可靠地降低φbn。
[0093]
在界面区域的单晶层21由ti构成的情况下，可以进一步降低φbn，在包含c轴晶格常数l1为0.235nm以下且由ti构成的第一区域的情况下，可以更可靠地降低φbn。
[0094]
最后，上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例，因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本技术最初的权利要求项中的记载仅仅是一个示例，可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
[0095]
符号说明
[0096]
12 碳化硅层(宽间隙半导体层)
[0097]
20 金属电极
[0098]
21 单晶层。