一种应用于智能终端的多功能D触发器的制作方法

一种应用于智能终端的多功能d触发器
技术领域
1.本实用新型涉及触发器电路的设计，尤其涉及一种应用于智能终端的多功能d触发器。


背景技术：

2.在实际的数字系统中往往包含大量的存储模块，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储模块电路上引入一个时钟脉冲（clk）作为控制信号，只有当clk到来时电路才被“触发”而动作，并根据输入信号改变输出状态。本领域把这种在时钟信号触发时才能动作的存储模块电路称为触发器电路，触发器电路的设计使得在数据能够保持稳定的状态进行存储。
3.在终端设备中，触发器电路的设计非常的多，但在面对大量的数据存储和处理工作时，大多功能单一，即只能进行存储工作，如此，大大降低了电路的可扩展性。因此，如何增加触发器电路的功能是本领域技术人员一直在攻克的难题。


技术实现要素：

4.为克服现有技术的问题，本实用新型的目的是提供一种应用于智能终端的多功能d触发器，该电路能同时支持同步和一键复位功能，使得电路的可扩展性非常好，能否实现多种应用。
5.为达到上述目的，本实用新型提供一种应用于智能终端的多功能d触发器，包括依次相连的数据输入模块、数据处理模块、数据输出模块以及与所述数据输出模块相连的复位模块；其中：
6.所述数据输入模块用于根据时钟信号及数据信号输出对应的电压值；
7.所述数据处理模块用于根据所述电压值及复位信号输出第一信号；
8.所述数据输出模块用于根据所述第一信号输出第二信号，使所述第二信号与所述数据信号相同；
9.所述数据输出模块还用于当所述复位模块开启时，锁定输出信号为0。
10.优选地，所述数据输入模块用于当数据信号为0时，使输出的所述电压值接近输入电压；当数据信号为0时，使输出的所述电压值接近gnd。
11.优选地，所述数据输入模块包括依次源极、漏极相连的第一pmos管、第二pmos管、第一nmos管、第二nmos管，所述数据输入模块的输出端设置在所述第二pmos管与第一nmos管之间；且所述第一pmos管的漏极接vdd信号，所述第二nmos管的源极接地。
12.优选地，所述数据信号的输入端与所述第一pmos管的栅极、第二nmos管的栅极相连；所述时钟信号的输入端与所述第二pmos管的栅极相连，同时通过第一反相器与所述第一nmos管的栅极相连。
13.优选地，所述数据处理模块由第二反相器、与所述第二反相器相连第一与非门以及跨接在所述第二反相器、所述第一与非门上的第一cmos传输门构成。
14.优选地，当时钟信号的下降沿到来时，所述第一cmos传输门截止。
15.优选地，所述复位模块由第三反相器、与所述第三反相器相连第二与非门以及跨接在所述第三反相器、所述第二与非门上的第三cmos传输门构成。
16.优选地，当时钟信号的下降沿到来时，所述第三cmos传输门导通。
17.优选地，所述数据输出模块由第二cmos传输门及与所述第二cmos传输门相连的第四反相器构成。
18.优选地，当时钟信号的下降沿到来时，所述第二cmos传输门导通。
19.本实用新型提供的应用于智能终端的多功能d触发器，在一般d触发器的基础上增加了同步和一键复位的功能，增加的电路的应用广度。
附图说明
20.下面通过参考附图并结合实例具体地描述本实用新型，本实用新型的优点和实现方式将会更加明显，其中附图所示内容仅用于对本实用新型的解释说明，而不构成对本实用新型的任何意义上的限制，在附图中：
21.图1为本实用新型具体实施例中应用于智能终端的多功能d触发器的结构示意图。
22.图2为本实用新型具体实施例中应用于智能终端的多功能d触发器的电路示意图。
23.图3为本实用新型具体实施例中cmos传输门的结构示意图。
24.图4为本实用新型具体实施例中clr=1时各个信号的真值表。
具体实施方式
25.在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
26.如图1、图2所示，本实用新型提供一种应用于智能终端的多功能d触发器，包括数据输入模块10、数据处理模块20、数据输出模块40以及复位模块30。
27.数据输入模块10用于根据时钟信号及数据信号输出对应的电压值。更具体地，当数据信号为0时，数据输入模块10用于使输出的电压值接近输入电压；当数据信号为0时，数据输入模块10用于使输出的电压值接近gnd。
28.本实施例中，数据输入模块10由第一pmos管11、第二pmos管12、第一nmos管13、第二nmos管14、第一反相器15构成。其中，第一pmos管、第二pmos管、第一nmos管、第二nmos管依次源极、漏极相连，第一pmos管11的漏极接vdd信号，第二nmos管14的源极接地。数据输入模块的输出端a设置在第二pmos管12与第一nmos管13之间；也就是说，第二pmos管12的源极及第一nmos管13的漏极均与数据输入模块的输出端a相连。
29.数据信号d的输入端与第一pmos管11的栅极、第二nmos管14的栅极相连；时钟信号cp的输入端与第二pmos管14的栅极相连，同时通过第一反相器15与第一nmos管13的栅极相连。
30.当d=0时，cp下降沿到来时，即cp=0，此时第一pmos管11与第二pmos管12导通，第一nmos管13导通，第二nmos管14截止，此时可知a点的电压接近于输入电压vdd，即a=vdd。
31.同理，当d=1时，cp下降沿到来时，即cp=0，此时第一pmos管11与第二pmos管12截止，第一反向器15输出使得第一nmos管13导通，d=1高电平使得第二nmos管14导通，此时可知a点的电压接近于gnd，即a=0。
32.数据处理模块20与数据输入模块相连，用于根据所述数据输入模块10输出的电压值结合复位信号输出第一信号。更具体地，若复位信号clr=1，即不触发复位功能，则当a=vdd，则输出第一信号的值为1；当a=0，则输出第一信号的值为0。
33.本实施例中，数据处理模块20由第二反相器21、与第二反相器21相连第一与非门22以及跨接在第二反相器21、第一与非门22上的第一cmos传输门23构成。
34.第二反相器21的输入端与数据输入模块的输出端a相连；第一与非门22的一个输入端与第二反相器21的输出端相连；第一与非门22的另一个输入端用于接入复位信号clr，第一cmos传输门23的一端与第二反相器的输入端相连，另一端与第一与非门22的输出端相连。当时钟信号的下降沿到来时，即cp=0时，第一cmos传输门23截止。此时，若clr=1，a=vdd则经过第二反相器21、第一与非门22后，数据处理模块20的输出端b输出的第一信号的值为1；若clr=1，a=0则经过第二反相器21、第一与非门22后，数据处理模块20的输出端b输出的第一信号的值为0。
35.复位模块30由第三反相器31、与第三反相器31相连第二与非门32以及跨接在第三反相器31、第二与非门32上的第三cmos传输门33构成。当时钟信号的下降沿到来时，第三cmos传输门33导通。
36.第三反相器31的输入端与数据输出模块相连；第二与非门32的一个输入端与第三反相器31的输出端相连；第二与非门32的另一个输入端用于接入复位信号clr，第三cmos传输门33的一端与第三反相器31的输入端相连，另一端与第二与非门32的输出端相连。当时钟信号的下降沿到来时，即cp=0时，第三cmos传输门33导通。第三cmos传输门33的导通使得第三反相器31和第二与非门32组成的复位电路封闭无输出，此时，复位功能处于未开启的状态。
37.数据输出模块40由第二cmos传输门41及与第二cmos传输门41相连的第四反相器42构成。当时钟信号的下降沿到来时，第二cmos传输门41导通。也就是说，第二cmos传输门41与第三cmos传输门33是同时导通或截止的。
38.clr信号作为复位信号输入端，当clr=0时，第一与非门22以及第二与非门32的输出直接被锁定为1，当时钟cp的下降沿到来时，第二传输门41与第三传输门33导通，d触发器的输出q被锁定为q=0，一键复位后d触发器的输出锁定，接入相对应的控制芯片后就可以实现某一功能的复位功能，应用广泛。
39.上述第一cmos传输门23、第二cmos传输门41及第三cmos传输门33均通过时钟信号控制传输门的开启的关闭，请同时参照图3，传输门（transmission gate，tg）用于控制输入信号的传送。传输门由一个pmos晶体管并联一个nmos晶体管。由于nmos单管传输门能良好的传递低电平，pmos单管传输门能良好的传递高电平，将两种互补的mos管并联便能同时良好的传递高低电平。s为高电平时，传输门打开将会把输入信号传送到输出端，同理，s低电平时，传输门关闭。
40.本实用新型中，第一cmos传输门23中的nmos晶体管输入cp信号，pmos晶体管输入cp信号的反相信号，因此，当cp=0时，第一cmos传输门23截止。第二cmos传输门41及第三
cmos传输门33中的nmos晶体管输入cp信号的反相信号，pmos晶体管输入cp信号，因此，当cp=0时，第二cmos传输门41及第三cmos传输门33导通。
41.请参照图4，下面结合各信号的真值表，进一步阐述本实用新型。
42.当clr=1，即不触发复位功能，当d=0时，cp下降沿到来时，即cp=0，此时第一pmos管11与第二pmos管12导通，第一nmos管13导通，第二nmos管14截止，此时可知a点的电压接近于输入电压vdd，即a=vdd。cp=0使得第一传输门23截止，第二传输门41，第三传输门33导通，经过第二反相器21、第一与非门22后，第一与非门22输出的值为1，第三传输门33的导通使得第三反相器31和第二与非门32组成的复位电路封闭无输出，第二传输门41导通后经过第四反相器42输出q=0，即d触发器的输出将输入信号进行了存储。
43.同理，当d=1时，cp下降沿到来时，即cp=0，此时第一pmos管11与第二pmos管12截止，第一反向器15输出使得第一nmos管13导通，d=1高电平使得第二nmos管14导通，此时可知a点的电压接近于gnd，即a=0。cp=0使得第一传输门23截止，第二传输门41、第三传输门33导通，经过第二反相器21与第一非门22后。第一与非门22输出的值为0，第二传输门41导通后经过第四反相器42输出q=1，即d触发器的输出将输入信号进行了存储，即同步d的数据存储。
44.当clr=1，cp=1时，即第一传输门23导通，第二传输门41、第三传输门33截止，第二传输门41关闭使得无论输入d为何值均无法改变输出的值，即输出q会保持现有的状态不变，可以保留原有数据一定时间不变化。
45.因此，当clr=1时，本实用新型提供的应用于智能终端的多功能d触发器能实现数据同步存储的功能。
46.而当clr=0时，与非门m0与m1的输出直接被锁定为m0_out=m1_out=1，当时钟cp的下降沿到来时，传输门t2与t3导通，d触发器的输出q被锁定为q=0，进而实现一键复位的功能。
47.本实用新型提供的应用于智能终端的多功能d触发器，结构简单通用，该d触发器电路可以嫁接在很多终端应用电路中间来实现某一个应用的数据存储和一键复位，极大的增加了电路设计的灵活性。
48.以上参照附图说明了本实用新型的优选实施例，本领域技术人员不脱离本实用新型的范围和实质，可以有多种变型方案实现本实用新型。举例而言，作为一个实施例的部分示出或描述的特征可用于另一实施例以得到又一实施例。以上仅为本实用新型较佳可行的实施例而已，并非因此局限本实用新型的权利范围，凡运用本实用新型说明书及附图内容所作的等效变化，均包含于本实用新型的权利范围之内。