配置成执行测试操作的装置的制作方法

配置成执行测试操作的装置
1.相关申请的交叉引用
2.本技术要求于2021年2月9日提交韩国知识产权局的韩国专利申请第10-2021-0018665号的优先权，其整体内容通过引用合并且于此。
技术领域
3.本公开的各实施方式总体上可以涉及一种装置，更具体地，涉及一种被配置成执行测试操作的装置。


背景技术：

4.电子器件可以包括阵列断裂电子熔丝(are)，其中信息被编程到多个电子熔丝。电子器件可以存储从are输出的信息，并使用所存储的信息执行各种内部操作。


技术实现要素：

5.在一个实施方式中，一种装置可以包括：选择数据生成电路，被配置为根据是否进入故障测试而从熔丝数据生成选择数据或者生成具有预设测试输入图案的选择数据；以及故障标志生成电路，被配置为通过锁存选择数据来生成锁存数据，并通过检测锁存数据是否具有预设测试图案来生成故障标志。
6.在一个实施方式中，一种装置可以包括：选择数据生成电路，被配置为：当进入故障测试时，从具有第一测试输入图案和第二测试输入图案中的一种的图案数据生成选择数据；以及故障标志生成电路，被配置为通过锁存选择数据来生成锁存数据，并通过检测锁存数据是否具有预设测试图案来生成故障标志。
7.在一个实施方式中，一种装置可以包括：第一内部故障标志生成电路，被配置为通过锁存第一选择数据来生成第一锁存数据，并通过检测第一锁存数据是否具有预设测试图案来生成第一内部故障标志；第二内部故障标志生成电路，被配置为通过锁存第二选择数据来生成第二锁存数据，并通过检测第二锁存数据是否具有预设测试图案来生成第二内部故障标志；以及故障标志输出电路，被配置为基于第一测试控制信号和第二测试控制信号来输出第一内部故障标志和第二内部故障标志中的一种作为故障标志。
8.在一个实施方式中，一种装置可以包括：熔丝数据存储电路，被配置为存储熔丝数据；以及选择数据生成电路，被配置为根据是否进入故障测试而从熔丝数据和具有预设测试输入图案的图案数据中的一种生成选择数据；以及故障标志生成电路，被配置为通过检测选择数据是否具有预设测试图案来检测熔丝数据存储电路是否有故障。
附图说明
9.图1是示出根据本公开的一个实施方式的装置的配置的框图。
10.图2是示出图1所示的故障标志生成电路的实施方式的示图。
11.图3是示出图2所示的锁存数据生成电路的实施方式的电路图。
circuit)213和内部电路(internal circuit)215。
30.装置100a可以通过第一焊盘200_1从控制器(图15的1200)接收外部设置码ca。外部设置码ca的比特位数目可以根据实施方式进行各种设置。装置100a可以通过接收外部设置码ca来执行各种内部操作，诸如启动操作、模式寄存器写入操作和故障测试。装置100a可以通过第二焊盘200_2向控制器(图15的1200)发送数据data和从控制器(图15的1200)接收数据data。可以根据实施方式来各种设置数据data的比特位数目。
31.命令生成电路201可以基于外部设置码ca生成第一内部命令icmd1、第二内部命令icmd2、第一测试命令tcmd1、第二测试命令tcmd2和第三测试命令tcmd3。命令生成电路201可以基于具有用于执行启动操作的逻辑电平组合的外部设置码ca来激活第一内部命令icmd1。命令生成电路201可以基于具有用于执行模式寄存器写入操作的逻辑电平组合的外部设置码ca来激活第二内部命令icmd2。命令生成电路201可以基于具有用于进入故障测试的逻辑电平组合的外部设置码ca来激活第一测试命令tcmd1。命令生成电路201可以基于具有用于执行故障测试的逻辑电平组合的外部设置码ca来激活第二测试命令tcmd2。命令生成电路201可以基于具有用于输出存储在故障标志存储电路213中的故障标志flag的逻辑电平组合的外部设置码ca来激活第三测试命令tcmd3。
32.地址生成电路203可以基于第一内部命令icmd1从外部设置码ca生成内部地址iadd。当第一内部命令icmd1被激活时，地址生成电路203可以通过提取外部设置码ca来生成内部地址iadd。内部地址iadd的比特位数目可以根据实施方式被各种设置。
33.测试控制电路205a可基于第二内部命令icmd2从外部设置码ca生成测试控制信号tctr。当第二内部命令icmd2被激活时，测试控制电路205a可以根据外部设置码ca的组合来选择性地激活测试控制信号tctr。例如，当第二内部命令icmd2被激活时，测试控制电路205a可以激活与外部设置码ca的第一组合相对应的第一测试控制信号tctr《1》(参见图2)。当第二内部命令icmd2被激活时，测试控制电路205a可以激活与外部设置码ca的第二组合相对应的第二测试控制信号tctr《2》(参见图2)。测试控制信号tctr可以被生成以控制故障标志生成电路211中故障标志flag的输出。例如，第一测试控制信号tctr《1》(参见图2)可以被激活以输出第一内部故障标志iflag1(参见图2)作为故障标志flag(参见图2)。第二测试控制信号tctr《2》(参见图2)可以被激活以输出第二内部故障标志iflag2(参见图2)作为故障标志flag(参见图2)。
34.熔丝数据存储电路207可以包括多个熔丝阵列(fuse array)207_1、207_2、207_3和207_4。熔丝数据存储电路207可以通过阵列断裂电子熔丝(are)电路来实现。熔丝数据存储电路207可以将熔丝数据fzd存储在多个熔丝阵列207_1、207_2、207_3和207_4中。例如，熔丝数据存储电路207可以将第一熔丝数据fzd_1存储在第一熔丝阵列207_1中。熔丝数据存储电路207可以将第二熔丝数据fzd_2存储在第二熔丝阵列207_2中。熔丝数据存储电路207可以通过对内部地址iadd进行解码来输出存储在多个熔丝阵列207_1、207_2、207_3和207_4中的熔丝数据fzd。多个熔丝阵列207_1、207_2、207_3和207_4中的每个可以对应于内部地址iadd的每个组合。例如，第一熔丝阵列207_1可以对应于内部地址iadd的第一组合。第二熔丝阵列207_2可以对应于内部地址iadd的第二组合。熔丝数据存储电路207可以通过对具有第一组合的内部地址iadd进行解码来输出存储在第一熔丝阵列207_1中的第一熔丝数据fzd_1。熔丝数据存储电路207可以通过对具有第二组合的内部地址iadd进行解码来输
出存储在第二熔丝阵列207_2中的第二熔丝数据fzd_2。
35.选择数据生成电路209a可以基于第一测试命令tcmd1和熔丝数据fzd生成选择数据sd。选择数据生成电路209a可以根据是否进入故障测试来生成具有预设测试输入图案的选择数据sd、或者从熔丝数据fzd生成选择数据sd。选择数据生成电路209a可以在其中存储具有预设测试输入图案的图案数据(未示出)。预设测试输入图案可以被设置为与在故障标志生成电路211中预设的测试图案的比特位相同的比特位。例如，当预设测试图案被设置为“l，l，l，l”时，预设测试输入图案可以被设置为“l，l，l，l”。选择数据生成电路209a可以根据是否进入故障测试来输出熔丝数据fzd和存储在其中的图案数据中的一种作为选择数据sd。当第一测试命令tcmd1未激活(inactivated)时，选择数据生成电路209a可以输出熔丝数据fzd作为选择数据sd。例如，当第一测试命令tcmd1未激活时，选择数据生成电路209a可以输出第一熔丝数据fzd_1作为第一选择数据sd_1。当第一测试命令tcmd1未激活时，选择数据生成电路209a可以输出第二熔丝数据fzd_2作为第二选择数据sd_2。当基于激活的(activated)第一测试命令tcmd1进入故障测试时，选择数据生成电路209a可以输出所存储的图案数据作为选择数据sd。例如，当进入故障测试时，选择数据生成电路209a可以输出来自存储的图案数据的具有预设测试输入图案的第一选择数据sd_1和第二选择数据sd_2。
36.故障标志生成电路211可以基于第二测试命令tcmd2和测试控制信号tctr而从选择数据sd生成锁存数据ld和故障标志flag。故障标志生成电路211可以通过锁存选择数据sd来生成锁存数据ld。例如，故障标志生成电路211可以通过锁存第一选择数据sd_1(参见图2)来生成第一锁存数据ld_1(参见图2)。故障标志生成电路211可以通过锁存第二选择数据sd_2(参见图2)来生成第二锁存数据ld_2(参见图2)。故障标志生成电路211可以基于第二测试命令tcmd2和测试控制信号tctr而通过检测锁存数据ld是否具有预设测试图案来生成故障标志flag。当故障测试被执行时，故障标志生成电路211可以基于测试控制信号tctr而通过检测锁存数据ld是否具有预设测试图案来生成故障标志flag。例如，当故障测试被执行时，故障标志生成电路211可以基于激活的第一测试控制信号tctr《1》(参见图2)而通过检测第一锁存数据ld_1(参见图2)是否具有预设测试图案来生成故障标志flag(参见图2)。当故障测试被执行时，故障标志生成电路211可以基于激活的第二测试控制信号tctr《2》(参见图2)而通过检测第二锁存数据ld_2(参见图2)是否具有预设测试图案来生成故障标志flag(参见图2)。因此，当进入故障测试时，故障标志生成电路211可以通过锁存具有测试输入图案的选择数据sd来生成锁存数据ld，以及可以检测一些锁存数据ld是否具有预设测试图案，从而检测用于熔丝数据的锁存电路是否有缺陷以及缺陷的位置。稍后将参照图2描述故障标志生成电路211的配置和操作。
37.故障标志存储电路213可以基于第三测试命令tcmd3和故障标志flag来生成数据data。故障标志存储电路213可以接收故障标志flag，并且将接收到的故障标志flag存储为数据data。当第三测试命令tcmd3被激活时，故障标志存储电路213可以通过数据输出线将存储的数据data输出到第二焊盘200_2。
38.内部电路215可以基于锁存数据ld执行各种内部操作。
39.图2是示出图1所示的故障标志生成电路211的实施方式的示图。如图2所示，故障标志生成电路211可以包括多个内部故障标志生成电路221_1、221_2、221_3和221_4以及故障标志输出电路227。
40.第一内部故障标志生成电路221_1可以包括第一锁存数据生成电路(ld gen)223_1和第一测试图案检测电路(tp det)225_1。第一内部故障标志生成电路221_1可以通过锁存第一选择数据sd_1来生成第一锁存数据ld_1。当基于第二测试命令tcmd2执行故障测试时，第一内部故障标志生成电路221_1可以通过检测第一锁存数据ld_1是否具有预设测试图案来生成第一内部故障标志iflag1。可以根据实施方式来各种设置预设测试图案。例如，预设测试图案可以被设置为逻辑电平组合“l，l，l，l”。由于第二、第三和第四内部故障标志生成电路221_2、221_3和221_4中的每个的操作以与第一内部故障标志生成电路221_1的操作相同的方式实现，因此在此将省略其详细描述。因此，当故障测试被执行时，内部故障标志生成电路221_1、221_2、221_3和221_4可以通过锁存具有测试输入图案的选择数据sd来生成锁存数据ld，并且可以检测锁存数据ld是否具有预置测试图案，从而检测用于熔丝数据的锁存电路是否有缺陷。
41.第一锁存数据生成电路223_1可以通过锁存第一选择数据sd_1来生成第一锁存数据ld_1。稍后将参照图3描述第一锁存数据生成电路223_1的配置和操作。
42.当基于第二测试命令tcmd2执行故障测试时，第一测试图案检测电路225_1可以通过检测第一锁存数据ld_1是否具有预设测试图案来生成第一内部故障标志iflag1。当第二测试命令tcmd2被激活并且第一锁存数据ld_1的图案与预设测试图案相同时，第一测试图案检测电路225_1可以生成具有第一逻辑电平的第一内部故障标志iflag1。当第二测试命令tcmd2被激活并且第一锁存数据ld_1的图案不同于预设测试图案时，第一测试图案检测电路225_1可以生成具有第二逻辑电平的第一内部故障标志iflag1。根据实施方式，可以将第一逻辑电平设置为逻辑低电平，并且可以将第二逻辑电平设置为逻辑高电平。稍后将参照图4描述第一测试图案检测电路225_1的配置和操作。
43.故障标志输出电路227可以基于测试控制信号tctr将多个内部故障标志iflag中的一个输出为故障标志flag。故障标志输出电路227可以基于第一、第二、第三和第四测试控制信号tctr《1》、tctr《2》、tctr《3》和tctr《4》输出第一、第二、第三和第四内部故障标志iflag1、iflag2、iflag3和iflag4中的一个作为故障标志flag。例如，当第一测试控制信号tctr《1》被激活时，故障标志输出电路227可以输出第一内部故障标志iflag1作为故障标志flag。当第二测试控制信号tctr《2》被激活时，故障标志输出电路227可以输出第二内部故障标志iflag2作为故障标志flag。故障标志输出电路227可以包括与非(nand)门227_1、227_2、227_3和227_4以及与(and)门227_5。当第一测试控制信号tctr《1》被激活为逻辑高电平时，与非门227_1可以对第一内部故障标志iflag1进行反相和缓冲，并且将输出信号输出至与门227_5的一个输入端子。当第一测试控制信号tctr《1》未激活为逻辑低电平时，与非门227_1可以将具有逻辑高电平的信号输出至与门227_5的一个输入端子。由于与非门227_2、227_3和227_4中的每个的操作以与与非门227_1的操作相同的方式实现，因此在此将省略其详细描述。当与非门227_1、227_2、227_3和227_4的所有输出信号均为逻辑高电平时，与门227_5可以输出具有逻辑高电平的故障标志flag。当与非门227_1、227_2、227_3和227_4的输出信号中的至少一个是逻辑低电平时，与门227_5可以输出具有逻辑低电平的故障标志flag。因此，故障标志输出电路227可以基于测试控制信号tctr输出多个内部故障标志iflag中的一个作为故障标志flag，从而检测用于熔丝数据的锁存电路的缺陷的位置。
44.图3是示出图2所示的第一锁存数据生成电路223_1的实施方式的电路图。如图3所
示，第一锁存数据生成电路223_1可以包括多个锁存电路223_1_1、223_1_2、223_1_3和223_1_4。锁存电路223_1_1可以通过锁存第一选择数据sd_1的第一比特位sd_1《1》来生成第一锁存数据ld_1的第一比特位ld_1《1》。锁存电路223_1_2可以通过锁存第一选择数据sd_1的第二比特位sd_1《2》来生成第一锁存数据ld_1的第二比特位ld_1《2》。锁存电路223_1_3可以通过锁存第一选择数据sd_1的第三比特位sd_1《3》来生成第一锁存数据ld_1的第三比特位ld_1《3》。锁存电路223_1_4可以通过锁存第一选择数据sd_1的第四比特位sd_1《4》来生成第一锁存数据ld_1的第四比特位ld_1《4》。
45.图4是示出图2所示的第一测试图案检测电路225_1的实施方式的电路图。如图4所示，第一测试图案检测电路225_1可以包括检测信号生成电路231和内部故障标志输出电路233。
46.检测信号生成电路231可以包括nmos晶体管231_1、231_2、231_3和231_4。nmos晶体管231_1、231_2、231_3和231_4的栅极端子可以分别接收第一锁存数据ld_1的第一、第二、第三和第四比特位ld_1《1》、ld_1《2》、ld_1《3》和ld_1《4》。检测信号生成电路231可以通过检测第一锁存数据ld_1是否具有预设测试图案来生成检测信号det。预设测试图案可以被设置为“l，l，l，l”。检测信号生成电路231可以通过检测第一锁存数据ld_1是否具有预设测试图案来调整内部节点nd11的电平，并且可以从内部节点nd11生成检测信号det。当故障测试被执行时，内部节点nd11的电平可以被初始化为逻辑高电平。当第一锁存数据ld_1的图案与预设测试图案相同时，检测信号生成电路231可以将具有逻辑高电平的检测信号det输出到内部节点nd11。当第一锁存数据ld_1的第一、第二、第三和第四比特位ld_1《1》、ld_1《2》、ld_1《3》和ld_1《4》所有都具有逻辑低电平时，检测信号生成电路231可以关断所有nmos晶体管231_1、231_2、231_3和231_4。当所有nmos晶体管231_1、231_2、231_3和231_4都关断时，内部节点nd11的电平可以保持在逻辑高电平。当第一锁存数据ld_1的图案不同于预设测试图案时，检测信号生成电路231可以将具有逻辑低电平的检测信号det输出到内部节点nd11。当第一锁存数据ld_1的第一、第二、第三和第四比特位ld_1《1》、ld_1《2》、ld_1《3》和ld_1《4》中的至少一个具有逻辑高电平时，检测信号生成电路231可以将内部节点nd11的电平调整为逻辑低电平。例如，当第一锁存数据ld_1的第一比特位ld_1《1》具有逻辑高电平时，检测信号生成电路231可以导通nmos晶体管231_1。当nmos晶体管231_1导通时，检测信号生成电路231可以通过释放内部节点nd11的电荷来将内部节点nd11的电平调整为逻辑低电平。
47.内部故障标志输出电路233可以包括测试命令输入电路235和初始化电路237。内部故障标志输出电路233可以基于第二测试命令tcmd2从检测信号det输出第一内部故障标志iflag1。当第二测试命令tcmd2被激活时，内部故障标志输出电路233可以反相并缓冲检测信号det以及输出第一内部故障标志iflag1。当第二测试命令tcmd2未激活时，内部故障标志输出电路233可以阻止检测信号det的输入。
48.测试命令输入电路235可以基于第二测试命令tcmd2和反相的第二测试命令tcmd2b将内部节点nd11和内部节点nd13电耦接。可以通过反相第二测试命令tcmd2的逻辑电平来生成反相的第二测试命令tcmd2b。当第二测试命令tcmd2被激活到逻辑高电平时，测试命令输入电路235可以将内部节点nd11和内部节点nd13电耦接。测试命令输入电路235可以由传输门235_1实现。
49.初始化电路237可以基于初始化信号rst来初始化内部节点nd13和内部节点nd15的电平。当执行初始化操作时，初始化信号rst可以被激活为逻辑高电平。当初始化信号rst被激活时，初始化电路237可以将内部节点nd13初始化为逻辑高电平，并且可以将内部节点nd15初始化为逻辑低电平。当初始化信号rst未激活时，初始化电路237可以反相并缓冲内部节点nd13的信号，并且将第一内部故障标志iflag1输出到内部节点nd15。初始化电路237可以由或非(nor)门237_1和pmos晶体管237_2实现。在一个实施方式中，pmos晶体管237_2可以接收电压vdd。在一个实施方式中，电压vdd可以是电源电压。
50.图5是帮助说明当在图1所示的装置100a中包括的第一锁存数据生成电路223_1(参见图2)中发生故障时在第一测试图案检测电路225_1(参见图2)中检测故障的操作的示图。
51.参照图2，第一锁存数据生成电路223_1可以通过锁存具有预设测试输入图案“l，l，l，l”的第一选择数据sd_1的相应的第一至第四比特位sd_1《1:4》来生成第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。当在锁存电路223_1_1(参见图3)中发生故障时，第一锁存数据生成电路223_1可以生成具有与预设测试输入图案不同的图案“h，l，l，l”的第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。
52.参照图5，检测信号生成电路231可以通过接收第一锁存数据ld_1的具有逻辑高电平“h”的第一比特位ld_1《1》来导通nmos晶体管231_1。当nmos晶体管231_1导通时，检测信号生成电路231可以通过释放内部节点nd11的电荷来将内部节点nd11的电平调整为逻辑低电平。当第二测试命令tcmd2被激活时，内部故障标志输出电路233可以反相并缓冲检测信号det，以及输出被激活为逻辑高电平“h”的第一内部故障标志iflag1。
53.图6是帮助说明在图1所示的装置100a中用于执行故障测试的方法的流程图。在根据图6中所建议的方法执行故障测试的情况下，可以检查多个锁存数据生成电路223_1、223_2、223_3和223_4(参见图2)中的每个是否有缺陷。
54.在步骤s101中，命令生成电路201可以基于具有用于进入故障测试的逻辑电平组合的外部设置码ca来生成第一测试命令tcmd1。
55.在步骤s103中，选择数据生成电路209a可基于第一测试命令tcmd1输出具有预设测试输入图案的第一至第n选择数据sd_1至sd_n(n可以被设置为2或更大的自然数)。如在此所用的，波浪号“～”指示数据范围。例如，在图6中所示的“sd_1～n”指示第一至第n选择数据sd_1至sd_n。
56.在步骤s105中，故障标志生成电路211可通过分别锁存第一至第n选择数据sd_1至sd_n来生成第一至第n锁存数据ld_1至ld_n(ld_1～n)。
57.在步骤s107中，命令生成电路201可以基于具有用于执行故障测试的逻辑电平组合的外部设置码ca来生成第二测试命令tcmd2。
58.在步骤s109中，测试控制电路205a可以根据外部设置码ca的组合，激活第一至第n测试控制信号tctr《1:n》中的第m测试控制信号tctr《m》(m可被设置为具有1的初始值，并且可被设置为n或更小的自然数)。
59.在步骤s111中，故障标志生成电路211可基于第二测试命令tcmd2和第m测试控制信号tctr《m》而通过检测第m锁存数据ld_m是否具有预设测试图案来生成故障标志flag。
60.在步骤s113中，故障标志存储电路213可以接收并存储故障标志flag。
61.在步骤s115中，命令生成电路201可基于具有用于输出故障标志flag的逻辑电平组合的外部设置码ca来生成第三测试命令tcmd3。因此，故障标志存储电路213可以基于第三测试命令tcmd3而通过数据输出线输出所存储的故障标志flag作为数据data。
62.在步骤s117中，可以通过检查是否已经针对多个锁存数据生成电路223_1、223_2、223_3和223_4(参见图2)完全执行故障测试来确定是否结束故障测试。当故障测试已完全执行时，故障测试可以结束。当故障测试尚未完全执行时，可以重复执行步骤s119、s109、s111、s113、s115和s117。
63.在步骤s119中，测试控制电路205a可以接收具有用于激活第(m 1)测试控制信号tctr《m 1》的组合的外部设置码ca。
64.图7是帮助说明图1所示的装置100a中用于执行故障测试的另一种方法的流程图。在根据图7中所建议的方法执行故障测试的情况下，可以共同检查多个锁存数据生成电路223_1、223_2、223_3和223_4(参见图2)是否有缺陷。
65.参照图7，分别以与图6所示的步骤s101、s103、s105、s107、s109、s111、s113和s119相同的方式执行步骤s201、s203、s205、s207、s209、s211、s213和s219。
66.在步骤s215中，可以通过检查是否已经针对多个锁存数据生成电路223_1、223_2、223_3和223_4(参见图2)完全执行故障测试来确定是否结束故障测试。当故障测试已完全执行时，可以执行步骤s217以结束故障测试。当故障测试尚未完全执行时，可以重复执行步骤s219、s209、s211、s213和s215。
67.在步骤s217中，命令生成电路201可以基于具有用于输出故障标志flag的逻辑电平组合的外部设置码ca来生成第三测试命令tcmd3。因此，故障标志存储电路213可以基于第三测试命令tcmd3而通过数据输出线输出所存储的故障标志flag作为数据data。
68.图8是示出根据本公开的另一实施方式的装置100b的配置的框图。如图8所示，装置100b可以包括第一焊盘200_1、第二焊盘200_2、命令生成电路(cmd gen)201、地址生成电路(iadd gen)203、测试控制电路(test ctr)205b、熔丝数据存储电路207、选择数据生成电路(sd gen)209a、故障标志生成电路(flag gen)211、故障标志存储电路(flag storage circuit)213和内部电路(internal circuit)215。由于焊盘200_1、第二焊盘200_2、命令生成电路201、地址生成电路203、熔丝数据存储电路207、选择数据生成电路209a、故障标志生成电路211、故障标志存储电路213和内部电路215分别以与图1所示的相同的方式实现，在此将省略其详细描述。
69.测试控制电路205b可以基于第二内部命令icmd2来生成测试控制信号tctr。当第二内部命令icmd2被激活时，测试控制电路205b可以顺次激活测试控制信号tctr。例如，当第二内部命令icmd2被激活时，测试控制电路205b可以顺次激活第一测试控制信号tctr《1》(参见图2)和第二测试控制信号tctr《2》(参见图2)。测试控制信号tctr可以被生成以控制故障标志生成电路211中故障标志flag的输出。例如，第一测试控制信号tctr《1》(参见图2)可以被激活以输出第一内部故障标志iflag1(参见图2)作为故障标志flag(参见图2)。第二测试控制信号tctr《2》(参见图2)可以被激活以输出第二内部故障标志iflag2(参见图2)作为故障标志flag(参见图2)。下面将参照图9描述测试控制电路205b的详细配置和操作。
70.图9是示出图8所示的测试控制电路205b的实施方式的配置的框图。如图9所示，测试控制电路205b可以包括计数电路(counter)241和解码器(decoder)243。
71.当第二内部命令icmd2被激活时，计数电路241可以顺次转变计数信号cnt的逻辑电平组合。例如，当第二内部命令icmd2被激活时，计数电路241可以将计数信号cnt的逻辑电平组合“h，h”转变为逻辑电平组合“l，l”。此后，计数电路241可以将计数信号cnt的逻辑电平组合“l，l”转变为逻辑电平组合“l，h”。
72.解码器243可以通过对计数信号cnt进行解码来生成测试控制信号tctr。例如，当计数信号cnt具有逻辑电平组合“l，l”时，解码器243可以激活第一测试控制信号tctr《1》。当计数信号cnt具有逻辑电平组合“l，h”时，解码器243可以激活第二测试控制信号tctr《2》。
73.图10是帮助说明在图8所示的装置100b中进行故障测试的方法的流程图。在根据图10中建议的方法执行故障测试的情况下，可以缩短用于检查多个锁存数据生成电路223_1、223_2、223_3和223_4(参见图2)是否有缺陷的测试时间。
74.参照图10，以与图6所示的步骤s101、s103、s105和s107相同的方式执行步骤s301，s303，s305和s307。
75.在步骤s309中，当第二内部命令icmd2被激活时，测试控制电路205b可以顺次激活第一至第n测试控制信号tctr《1:n》。
76.在步骤s311中，故障标志生成电路211可基于第二测试命令tcmd2和第一至第n测试控制信号tctr《1:n》而通过检测第一至第n锁存数据ld_1至ld_n是否具有预设测试图案来生成故障标志flag。
77.在步骤s313中，故障标志存储电路213可以接收并存储故障标志flag。
78.在步骤s315中，命令生成电路201可基于具有用于输出故障标志flag的逻辑电平组合的外部设置码ca来生成第三测试命令tcmd3。因此，故障标志存储电路213可以基于第三测试命令tcmd3而通过数据输出线输出所存储的故障标志flag作为数据data。
79.图11是示出根据本公开的又一实施方式的装置100c的配置的框图。如图11所示，装置100c可以包括第一焊盘200_1、第二焊盘200_2、命令生成电路(cmd gen)201、地址生成电路(iadd gen)203、测试控制电路(test ctr)205c、熔丝数据存储电路207、选择数据生成电路(sd gen)209c、故障标志生成电路(flag gen)211、故障标志存储电路(flag storage circuit)213和内部电路(internal circuit)215。由于焊盘200_1、第二焊盘200_2、命令生成电路201、地址生成电路203、熔丝数据存储电路207、故障标志生成电路211、故障标志存储电路213和内部电路215分别以与图1所示的相同的方式实现，在此将省略其详细描述。
80.测试控制电路205c可以基于第二内部命令icmd2从外部设置码ca生成图案数据pd和测试控制信号tctr。当第二内部命令icmd2被激活时，测试控制电路205c可以通过提取外部设置码ca来生成图案数据pd。图案数据pd可以具有第一测试输入图案和第二测试输入图案中的一个。可以将第一测试输入图案设置为与在故障标志生成电路211中预设的测试图案的比特位相同的比特位。例如，当预设测试图案被设置为“l，l，l，l”时，可以将第一测试输入图案设置为“l，l，l，l”。可以将第二测试输入图案设置为一个比特位与预设测试图案的比特位中的一个比特位不同的比特位。例如，当预设测试图案被设置为“l，l，l，l”时，第二测试输入图案可以被设置为“h，l，l，l”。当第二内部命令icmd2被激活时，测试控制电路205c可以根据外部设置码ca的组合来选择性地激活测试控制信号tctr。例如，当第二内部命令icmd2被激活时，测试控制电路205c可以激活与外部设置码ca的第一组合相对应的第
一测试控制信号tctr《1》(参见图2)。当第二内部命令icmd2被激活时，测试控制电路205c可以激活与外部设置码ca的第二组合相对应的第二测试控制信号tctr《2》(参见图2)。测试控制信号tctr可以被生成以当进入故障测试时选择在选择数据生成电路209c中图案数据pd的输出路径。例如，当进入故障测试时，第一测试控制信号tctr《1》可以被激活以输出图案数据pd作为第一选择数据sd_1。当进入故障测试时，第二测试控制信号tctr《2》可以被激活以输出图案数据pd作为第二选择数据sd_2。而且，测试控制信号tctr可以被生成以当故障测试被执行时控制故障标志生成电路211中故障标志flag的输出。例如，当故障测试被执行时，第一测试控制信号tctr《1》(参见图2)可以被激活以输出第一内部故障标志iflag1(参见图2)作为故障标志flag(参见图2)。当故障测试被执行时，第二测试控制信号tctr《2》(参见图2)可以被激活以输出第二内部故障标志iflag2(参见图2)作为故障标志flag(参见图2)。
81.选择数据生成电路209c可以基于第一测试命令tcmd1、测试控制信号tctr、熔丝数据fzd和图案数据pd来生成选择数据sd。选择数据生成电路209c可以根据是否进入故障测试来输出熔丝数据fzd和图案数据pd中的一个作为选择数据sd。当第一测试命令tcmd1未激活时，选择数据生成电路209c可以输出熔丝数据fzd作为选择数据sd。例如，当第一测试命令tcmd1未激活时，选择数据生成电路209c可以输出第一熔丝数据fzd_1作为第一选择数据sd_1。当第一测试命令tcmd1未激活时，选择数据生成电路209c可以输出第二熔丝数据fzd_2作为第二选择数据sd_2。当基于激活的第一测试命令tcmd1和测试控制信号tctr进入故障测试时，选择数据生成电路209c可以输出图案数据pd作为选择数据sd。例如，当进入故障测试时，选择数据生成电路209c可以基于激活的第一测试控制信号tctr《1》输出图案数据pd作为第一选择数据sd_1。当进入故障测试时，选择数据生成电路209c可以基于激活的第二测试控制信号tctr《2》输出图案数据pd作为第二选择数据sd_2。
82.图12和图13是帮助说明当在图11中所示的装置100c中包括的第一锁存数据生成电路223_1(参见图2)中发生故障时在第一测试图案检测电路225_1(参见图2)中检测故障的操作的示图。
83.图12是帮助说明当图11中所示的测试控制电路205c生成具有第一测试输入图案的图案数据pd时在第一测试图案检测电路225_1(参见图2)中检测故障的操作的示图。
84.参照图11，测试控制电路205c可以通过提取外部设置码ca来生成具有第一测试输入图案“l，l，l，l”的图案数据pd的第一至第四比特位pd《1:4》。选择数据生成电路209c可以输出图案数据pd的第一至第四比特位pd《1:4》作为第一选择数据sd_1的第一至第四比特位sd_1《1:4》。
85.参照图2，第一锁存数据生成电路223_1可以通过锁存具有第一测试输入图案“l，l，l，l”的第一选择数据sd_1的相应的第一至第四比特位sd_1《1:4》来生成第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。当在锁存电路223_1_1(参见图3)中发生故障时，第一锁存数据生成电路223_1可以生成具有与第一测试输入图案不同的图案“h，l，l，l”的第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。
86.参照图12，检测信号生成电路231可以通过接收第一锁存数据ld_1的具有逻辑高电平“h”的第一比特位ld_1《1》来导通nmos晶体管231_1。当nmos晶体管231_1导通时，检测信号生成电路231可以通过释放内部节点nd11的电荷来将内部节点nd11的电平调整为逻辑
低电平。当第二测试命令tcmd2被激活时，内部故障标志输出电路233可以反相并缓冲检测信号det，以及输出具有逻辑高电平“h”的第一内部故障标志iflag1。
87.因此，图11所示的装置100c可以通过生成具有第一测试输入图案的图案数据pd来检查第一锁存数据生成电路223_1是否有缺陷。
88.图13是帮助说明当图11所示的测试控制电路205c生成具有第二测试输入图案的图案数据pd时在第一测试图案检测电路225_1(参见图2)中检测故障的操作的示图。
89.参照图11，测试控制电路205c可以通过提取外部设置码ca来生成具有第二测试输入图案“h，l，l，l”的图案数据pd的第一至第四比特位pd《1:4》。选择数据生成电路209c可以输出图案数据pd的第一至第四比特位pd《1:4》作为第一选择数据sd_1的第一至第四比特位sd_1《1:4》。
90.参照图2，第一锁存数据生成电路223_1可以通过锁存具有第二测试输入图案“h，l，l，l”的第一选择数据sd_1的相应的第一至第四比特位sd_1《1:4》来生成第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。当在锁存电路223_1_1(参见图3)中发生故障时，第一锁存数据生成电路223_1可以生成具有与第二测试输入图案不同的图案“l，l，l，l”的第一锁存数据ld_1的第一至第四比特位ld_1《1:4》。
91.参照图13，通过接收第一锁存数据ld_1的具有逻辑低电平“l”的第一至第四比特位ld_1《1:4》，检测信号生成电路231可以关断所有nmos晶体管231_1、231_2、231_3和231_4。当所有nmos晶体管231_1、231_2、231_3和231_4都关断时，检测信号生成电路231可以将内部节点nd11的电平维持在逻辑高电平。内部故障标志输出电路233可以基于第二测试命令tcmd2反相并缓冲检测信号det，以及输出具有逻辑低电平“l”的第一内部故障标志iflag1。
92.因此，图11所示的装置100c可以通过生成具有第二测试输入图案的图案数据pd来检查第一锁存数据生成电路223_1中包括的多个锁存电路223_1_1、223_1_2、223_1_3和223_1_4中的每个是否有缺陷。
93.图14是帮助说明用于在图11所示的装置100c中执行故障测试的方法的流程图。
94.在步骤s401中，命令生成电路201可以基于具有用于进入故障测试的逻辑电平组合的外部设置码ca来生成第一测试命令tcmd1。
95.在步骤s402中，测试控制电路205c可以基于外部设置码ca生成具有第一测试输入图案和第二测试输入图案中的一个的图案数据pd，以及可以激活第m测试控制信号tctr《m》。
96.在步骤s403中，选择数据生成电路209c可基于第一测试命令tcmd1和第m测试控制信号tctr《m》输出图案数据pd作为第m选择数据sd_m。
97.在步骤s405中，故障标志生成电路211可通过锁存第m选择数据sd_m来生成第m锁存数据ld_m。
98.在步骤s407中，命令生成电路201可以基于具有用于执行故障测试的逻辑电平组合的外部设置码ca来生成第二测试命令tcmd2。
99.在步骤s409中，取决于外部设置码ca的组合，测试控制电路205c可以激活第一至第n测试控制信号tctr《1:n》中的第m测试控制信号tctr《m》。
100.在步骤s411中，故障标志生成电路211可以基于第二测试命令tcmd2和第m测试控
制信号tctr《m》而通过检测第m锁存数据ld_m是否具有预设测试图案来生成故障标志flag。
101.在步骤s413中，故障标志存储电路213可以接收并存储故障标志flag。
102.在步骤s415中，命令生成电路201可基于具有用于输出故障标志flag的逻辑电平组合的外部设置码ca来生成第三测试命令tcmd3。因此，故障标志存储电路213可以基于第三测试命令tcmd3而通过数据输出线输出所存储的故障标志flag作为数据data。
103.从以上描述显而易见的是，当故障测试被执行时，本公开可以将具有测试输入图案的图案数据应用于熔丝数据的锁存电路并存储在用于熔丝数据的锁存电路中，并且可以检测所存储的图案数据中的一些图案数据是否具有预设图案，从而检测熔丝数据的锁存电路是否有缺陷以及缺陷的位置。
104.图15是示出被应用本公开的系统1000的实施方式的配置的框图。如图15所示，电子系统1000可以包括主机(host)1100、控制器(controller)1200和电子器件(electronic devices)1300《1:k》。电子器件1300《1:k》可以由图1所示的装置100a、图8所示的装置100b和图11所示的装置100c中的一个实现。在一个实施方式中，k可以是大于1的整数。
105.主机1100和控制器1200可以通过使用接口协议向彼此发送信号。主机1100和控制器1200之间使用的接口协议的示例可以包括mmc(多媒体卡)、esdi(增强型小磁盘接口)、ide(集成驱动电子器件)、pci-e(快速外围部件互连)、ata(先进技术附连)、sata(串行ata)、pata(并行ata)、sas(串行连接的scsi)和usb(通用串行总线)。
106.控制器1200可以控制电子器件1300《1:k》，使得每个电子器件1300《1:k》执行各种内部操作，包括启动操作、模式寄存器写入操作和故障测试。
107.根据实施方式，电子器件1300《1:k》可以由dram(动态随机存取存储器)、pram(相变随机存取存储器)、rram(电阻性随机存取存储器)、mram(磁性随机存取存储器)和fram(铁电随机存取存储器)实现。
108.尽管上面已经描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制执行本文描述的测试操作的装置。