隔离结构及其制造方法与流程

1.本发明涉及一种隔离结构及其制造方法，尤其涉及一种沟渠隔离结构及其制造方法。


背景技术：

2.在半导体芯片中，隔离结构用于在电性上及物理上隔开多个半导体元件的有源区。沟渠式的隔离结构为目前常用的一种隔离结构。沟渠式隔离结构的形成方法包括在衬底的表面形成沟渠，接着在此沟渠内填入绝缘材料并调整此绝缘材料的高度，以使此绝缘材料的顶面约齐平于衬底的表面。一般而言，通过刻蚀工艺来调整此绝缘材料的高度。在此刻蚀工艺期间，有可能对半导体元件的有源区造成损坏。如此一来，对半导体元件的效能造成不良影响。


技术实现要素：

3.本公开提供一种隔离结构及其制造方法，可避免有源区在形成隔离结构期间受到破坏。
4.在本公开的一实施例中，提供一种隔离结构的制造方法，包括：在衬底的表面形成沟渠；在所述衬底上形成掩模图案，其中所述掩模图案具有连通于所述沟渠的开口；在所述沟渠与所述开口中填入第一隔离材料层，其中所述第一隔离材料层的表面定义出第一凹陷；将第二隔离材料层填入所述第一凹陷；移除所述第二隔离材料层的一部分与所述第一隔离材料层的一部分，以在所述掩模图案的所述开口中形成第二凹陷；执行第一离子植入工艺，以使第一离子从所述第二凹陷的第一侧斜向入射所述第二凹陷，以至少在所述第一隔离材料层中形成第一破坏区；执行第二离子植入工艺，以使第二离子从所述第二凹陷的第二侧斜向入射所述第二凹陷，以至少在所述第一隔离材料层中形成第二破坏区，其中所述第二凹陷的所述第一侧与所述第二侧彼此相对；进行去耦合等离子处理，以将所述第一破坏区的一部分与所述第二破坏区的一部分转变为保护层，其中所述保护层具有相对于所述第一破坏区与所述第二破坏区的刻蚀选择性；以及移除所述第一破坏区与所述第二破坏区，其中所述隔离结构至少包括剩余的所述第一隔离材料层。
5.在本公开的另一实施例中，提供一种隔离结构的制造方法，包括：在衬底的表面形成第一沟渠与第二沟渠，其中所述第二沟渠的宽度大于所述第一沟渠的宽度；在所述衬底上形成掩模图案，其中所述掩模图案具有连通于所述第一沟渠的第一开口，且具有连通于所述第二沟渠的第二开口；在彼此连通的所述第一沟渠与所述第一开口以及彼此连通的所述第二沟渠与所述第二开口中填入第一隔离材料层，其中所述第一隔离材料层的表面定义出第一凹陷；将第二隔离材料层填入所述第一凹陷；移除所述第二隔离材料层的一部分与所述第一隔离材料层的一部分，以在所述第一开口中形成第三凹陷，且在所述第二开口中形成第四凹陷；执行第一离子植入工艺，以使第一离子从所述第三凹陷与所述第四凹陷的第一侧斜向入射所述第三凹陷与所述第四凹陷，以至少在所述第一隔离材料层中形成第一
破坏区；执行第二离子植入工艺，以使第二离子从所述第三凹陷与所述第四凹陷的第二侧斜向入射所述第三凹陷与所述第四凹陷，以至少在所述第一隔离材料层中形成第二破坏区，其中所述第三凹陷与所述第四凹陷的每一者的所述第一侧与所述第二侧彼此相对；执行去耦合等离子处理，以将所述第一破坏区与所述第二破坏区的一些部分转变为保护层，其中所述保护层具有相对于所述第一破坏区与所述第二破坏区的刻蚀选择性；以及移除所述第一破坏区与所述第二破坏区，其中所述隔离结构至少包括剩余的所述第一隔离材料层。
6.在本公开的又一实施例中，提供一种隔离结构，包括：隔离材料层，填充于衬底的沟渠中；以及保护层，具有覆盖所述隔离材料层的相对两侧的边缘的两部分，其中所述保护层的所述两部分彼此侧向分离，且所述保护层具有对于所述隔离材料层的刻蚀选择性。
7.基于上述，本公开提供一种隔离结构及其制造方法。特别来说，在隔离结构的制造过程中的第二次刻蚀工艺之前，通过一左一右的斜向离子植入工艺而在隔离材料层的顶部形成相较于隔离材料层的其他部分而具有较高刻蚀速率的破坏区。此外，通过去耦合等离子处理而将破坏区的一些部分转变为结构较为致密的保护层。保护层位于破坏区的底部，且覆盖有源区的顶角。基于保护层刻蚀速率低于破坏区的刻蚀速率，保护层能够在移除破坏区时保护有源区的顶角，从而避免随后形成于有源区上的电子元件的效能受到影响。
附图说明
8.图1是依照本公开一些实施例的隔离结构的制造方法的流程图。
9.图2a至图2j是图1的制造方法期间各阶段的剖视示意图。
10.图3是依照本公开的一些实施例示出的存储单元区内的隔离结构与掩模图案的平面示意图。
11.图4是依照本公开的一些实施例示出的隔离结构的剖视示意图。
12.图5a是依照本公开的一些实施例的形成于存储单元区内的存储器元件的剖视示意图。
13.图5b是依照本公开的一些实施例的形成于存储单元区内的存储器元件的平面示意图。
具体实施方式
14.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
15.图1是依照本公开一些实施例的隔离结构的制造方法的流程图。图2a至图2j是图1的制造方法期间各阶段的剖视示意图。
16.请参照图1与图2a，进行步骤s100，以提供衬底100。在一些实施例中，衬底100为半导体芯片或半导体上覆绝缘体(semiconductor-on-insulator，soi)芯片。举例而言，半导体芯片或soi芯片中的半导体材料可为元素半导体(例如是si)、合金半导体(例如是sige、gaasp、alinas、algaas、gainas、gainp、gainasp或其类似者)或化合物半导体(例如是sic、gaas、gap、inas、insb或其类似者)。此外，衬底100可划分为存储单元区cr与周边电路区pr。在经过一系列工艺之后，可在存储单元cr的范围内形成多个存储器元件，而在周边电路区
pr的范围内形成用于控制此些存储器元的电路。相较于周边电路区pr内的元件，位于存储器胞元区cr内的多个存储器元件的有源区相当密集，且彼此之间的间距相当小。因此，用于隔离此些存储器元件的隔离结构的宽度明显小于在周边电路区pr内的隔离结构的宽度。
17.进行步骤s102，以在存储单元区cr内形成沟渠102a，且在周边电路区pr内形成沟渠102b。沟渠102a用于容纳在后续步骤中形成于存储单元区cr内的隔离结构(如图2j所示的隔离结构114a)，而沟渠102b用于容纳在后续步骤中形成于周边电路区pr内的隔离结构(如图2j所示的隔离结构114b)。由此可知，沟渠102a可定义出存储单元区cr内的有源区aa1，而沟渠102b可定义出周边电路区pr内的有源区aa2。用于容纳在存储单元区cr内的隔离结构的沟渠102a之宽度w
102a
可明显地小于用于容纳在周边电路区pr内的隔离结构的沟渠102b之宽度w
102b
。举例而言，宽度w
102b
对于宽度w
102a
的比值可在2.8至3.3的范围中。图2b所示出的沟渠102b可为一个连续延伸的沟渠的一部分，或者可为多个彼此分离的沟渠中的一者。
18.请参照图1与图2b，进行步骤s104，以在衬底100上形成衬覆层104。衬覆层104全面且共形地覆盖衬底100。换言之，衬底100的最顶面以及沟渠102a、沟渠102b的表面均被衬覆层104覆盖。衬覆层104可由绝缘材料(例如是氧化硅)构成。在一些实施例中，可通过氧化工艺而将衬底100的表层部分氧化而形成衬覆层104。在替代实施例中，也可通过沉积工艺(例如是化学气相沉积工艺(chemical vapor deposition，cvd)工艺而将衬覆层104形成于衬底100上。
19.请参照图1与图2c，进行步骤s106，以在衬底100的最顶面上形成掩模图案106。掩模图案106的本体部位于沟渠102a与沟渠102b外，且掩模图案106具有分别连通于沟渠102a与沟渠102b的开口p1与开口p2。在一些实施例中，开口p1的宽度w
p1
大于沟渠102a的宽度w
102a
(如图2b所示)的最大值，且开口p2的宽度w
p2
大于沟渠102b的宽度w
102b
(如图2b所示)的最大值。在一些实施例中，掩模图案106的材料包括(但不限于)氮化硅。
20.请参照图1与图2d，进行步骤s108，以形成第一隔离材料层108a与第一隔离材料层108b。第一隔离材料层108a设置于沟渠102a与开口p1中，而第一隔离材料层108b设置于沟渠102b与开口p2中。第一隔离材料层108a仅覆盖开口p1的侧壁而并未填满开口p1，第一隔离材料层108a的表面可界定出凹陷rs1。凹陷rs1的最底端可略低于、齐平于或略高于衬底100的最顶面。相似地，第一隔离材料层108b亦为仅覆盖开口p2的侧壁而并未填满开口p2。此外，由于沟渠102b的宽度较宽(相较于沟渠102a)，使得第一隔离材料层108b所定义出的凹陷rs2的最底端可明显低于衬底100的最顶面。换言之，凹陷rs2的深度可大于凹陷rs1的深度。此外，基于沟渠102b与开口p2的宽度明显大于沟渠102a与开口p1的宽度，凹陷rs2的宽度也可明显大于凹陷rs1的宽度。在一些实施例中，第一隔离材料层108a与第一隔离材料层108b由氧化硅(例如是增强高深宽比沟填工艺(enhanced high aspect ratio process,eharp)氧化物)构成。此外，在一些实施例中，可通过沉积工艺与平坦化工艺来形成第一隔离材料层108a与第一隔离材料层108b。用于形成第一隔离材料层108a与第一隔离材料层108b的沉积工艺可为一种cvd工艺，例如是称为增强高深宽比沟填工艺。
21.请参照图1、图2d与图2e，进行步骤s110，以分别在第一隔离材料层108a与第一隔离材料层108b所定义出的凹陷rs1与凹陷rs2中填入第二隔离材料层110a与第二隔离材料层110b。第二隔离材料层110a可填满凹陷rs1，而第二隔离材料层110b可填满凹陷rs2。在一
些实施例中，第二隔离材料层110a与第二隔离材料层110b可由氧化硅(例如是旋涂式玻璃(spin-on glass，sog)构成。在第二隔离材料层110a与第二隔离材料层110b由sog构成的实施例中，可通过旋涂工艺将液态氧化硅材料填入于凹陷rs1与凹陷rs2中，且可通过固化(curing)工艺将此液态氧化硅材料中的溶剂去除而使其转变为固体结构。随后，可通过平坦化工艺(例如是cmp工艺)将此固体结构的位于掩模图案106的顶面之上的部分移除。此固体结构的位于凹陷rs1内的残留部分形成第二隔离材料层110a，而此固体结构的位于凹陷rs2内的残留部分形成第二隔离材料层110b。基于凹陷rs1的宽度明显小于凹陷rs2的宽度，在固化工艺期间较难以完全地去除位于凹陷rs1内的液态氧化硅材料的溶剂。在随后的刻蚀工艺中，刻蚀剂较容易进入第一隔离材料层108a与第二隔离材料层110a的介面，而造成第二隔离材料层110a的刻蚀速率略高于第二隔离材料层110b的刻蚀速率。
22.请参照图1与图2f，进行步骤s112，以部分移除第一隔离材料层108a与第二隔离材料层110a，并部分移除第一隔离材料层108b与第二隔离材料层110b。如此一来，形成自第一隔离材料层108a的最顶面与第二隔离材料层110a的顶面往下延伸的凹陷rs3，并形成自第一隔离材料层108b的最顶面与第二隔离材料层110b的顶面往下延伸的凹陷rs4。换言之，第一隔离材料层108a与第二隔离材料层110a的上部被移除，且第一隔离材料层108b与第二隔离材料层110b的上部被移除。凹陷rs3的宽度略小于掩模图案106的开口p1之宽度，且第一隔离材料层108a的一部分仍覆盖掩模图案106的侧壁并定义出凹陷rs3的侧壁。相似地，凹陷rs4的宽度可略小于掩模图案106的开口p2之宽度，且第一隔离材料层108b的一部分仍覆盖掩模图案106的侧壁并定义出凹陷rs4的侧壁。另一方面，凹陷rs3与凹陷rs4的最底端高于衬底100的最顶面，以避免在形成凹陷rs3、凹陷rs4的过程中对有源区aa1、有源区aa2造成伤害。在一些实施例中，可通过等向性刻蚀工艺(例如是湿式刻蚀工艺)来形成凹陷rs3与凹陷rs4。基于第二隔离材料层110a的刻蚀速率高于第二隔离材料层110b的刻蚀速率(如参照图2e所描述)，故凹陷rs3的深度大于凹陷rs4的深度。在第一隔离材料层108a、第一隔离材料层108b由eharp氧化硅构成且第二隔离材料层110a、第二隔离材料层110b由sog构成的实施例中，第一隔离材料层108a、第一隔离材料层108b的刻蚀速率略低于第二隔离材料层110a、第二隔离材料层110b的刻蚀速率。如此一来，第二隔离材料层110a、第二隔离材料层110b保留有覆盖掩模图案106的侧壁的部分。
23.请参照图1与图2g，进行步骤s114，以执行第一离子植入(ion implantation)工艺。在第一离子植入工艺期间，离子i例如是由左侧斜向入射。如此一来，暴露于凹陷rs3的右半侧的第一隔离材料层108a与第二隔离材料层110a受到离子植入，而暴露于凹陷rs3的左半侧的第一隔离材料层108a与第二隔离材料层110a因受到掩模图案106的遮蔽而并未受到离子植入。第一隔离材料层108a与第二隔离材料层110a的受到离子植入的部分受到离子破坏，而形成具有较高刻蚀速率(相较于未受离子破坏的部分)的第一破坏区d1a。相似地，在凹陷rs4处，第一隔离材料层108b与第二隔离材料层110b的未受掩模图案106遮蔽的部分经离子植入而形成具有较高刻蚀速率的第一破坏区d1b。由于凹陷rs4较凹陷rs3宽，凹陷rs4的未受遮蔽的部分大于凹陷rs3的未受遮蔽的部分。因此，第一破坏区d1b的范围大于第一破坏区d1a的范围。此外，通过调控离子植入的深度，第一破坏区d1a、第一破坏区d1b的最底端可略高于、齐平于或略低于衬底100的最顶面。另一方面，掩模图案106的表层部分也受到离子植入，因此亦形成具有较高刻蚀速率的破坏区106’。在第一隔离材料层108a、第一隔
离材料层108b、第二隔离材料层110a与第二隔离材料层110b由氧化硅构成且衬底100的半导体材料为硅的实施例中，离子i所包括的元素之原子序大于氧的原子序，但小于硅的原子序。如此一来，离子i可植入至第一隔离材料层与第二隔离材料层中，但不会对衬底100的有源区aa1、有源区aa2造成伤害。
24.请参照图1与图2h，进行步骤s116，以执行第二离子植入工艺。在第二离子植入工艺期间，离子i例如是由右侧斜向入射。如此一来，暴露于凹陷rs3的左半侧的第一隔离材料层108a与第二隔离材料层110a受到离子植入，而形成具有较高刻蚀速率(相较于未经离子植入的部分)的第二破坏区d2a。另一方面，在凹陷rs4处，第一隔离材料层108b与第二隔离材料层110b的未受掩模图案106遮蔽的部分经离子植入而形成具有较高刻蚀速率的第一破坏区d2b。通过例如是调控离子植入的深度，第二破坏区d2a、第二破坏区d2b的最底端可略高于、齐平于或略低于衬底100的最顶面。第一离子植入工艺期间所形成的第一破坏区d1a与第二离子植入工艺期间所形成的第二破坏区d2a可彼此相连，而可形成一连续破坏区da。相似地，第一离子植入工艺期间所形成的第一破坏区d2a与的二离子植入工艺期间所形成的第二破坏区d2b可彼此相连，而可形成连续的破坏区db。此外，在衬覆层104是由氧化工艺形成的实施例中，衬覆层104具有较为致密的结构，而在第一与第二离子植入工艺期间免受离子破坏，可进一步地保护有源区aa1、有源区aa2。在一些实施例中，第一与第二离子植入工艺使用相同的离子。此外，在第一与第二离子工艺中，离子i的入射方向与垂直方向之间的夹角可分别在50
°
至80
°
的范围中。
25.请参照图1与图2i，进行步骤s118，以将破坏区da、破坏区db的一些部分转变为保护层112a与保护层112b。相较于破坏区da、破坏区db，保护层112a与保护层112b经形成为较致密的结构，且成分略与破坏区da、破坏区db不同。因此，保护层112a、保护层112b具有相对于破坏区da、破坏区db的刻蚀选择性。保护层112a与保护层112b的形成是来自于第一离子植入工艺与第二离子植入工艺所植入的离子(亦即图2g与图2h所示的离子i)与被植入材料层(亦即第一隔离材料层或第一与第二隔离材料层)反应所产生。因此，上述反应发生在植入的离子浓度较高处。对较窄的凹陷rs3而言，离子浓度较高的位置在凹陷rs3的左右两侧。另一方面，对于较宽的凹陷rs4而言，离子浓度较高的位置遍布于凹陷rs4的底部。在一些实施例中，通过去耦合等离子处理(decoupled plasma treatment)引发植入离子与被植入材料层的反应。在此些实施例中，上述反应易发生于被植入材料层的底部，而非发生于被植入材料层的表面。对于凹陷rs3而言，保护层112a形成于沟渠102a的边缘上方，而覆盖有源区aa1的位于掩模图案106与沟渠102a之间的部分。如此一来，保护层112a能够在后续的刻蚀步骤中具有保护有源区aa1的作用。此外，保护层112a更可延伸至沟渠102a上方，而覆盖一部分的第一隔离材料层108a。另一方面，在凹陷rs4处，保护层112b连续地延伸于沟渠102b上方，且延伸至沟渠102b的边缘上方。换言之，保护层112b覆盖沟渠102b内的第一隔离材料层108b与第二隔离材料层110b，且覆盖有源区aa2的位于掩模图案106与沟渠102b之间的部分。如此一来，保护层112b能够在后续的刻蚀步骤中具有保护有源层aa2的作用。在植入离子的元素为氮的实施例中，可通过执行去耦合等离子氮化(decoupled plasma nitridation，dpn)处理而形成保护层112a与保护层112b。当第一隔离材料层(第一隔离材料层108a、第一隔离材料层108b)与第二隔离材料层(第二隔离材料层110a、第二隔离材料层110b)的材料为氧化硅时，通过dpn处理而形成的保护层112a、保护层112b可包括氮氧化
硅。另一方面，保留下来的破坏区da、破坏区db的成分主要可为氧化硅，且可或可不掺杂有微量氮元素。在一些实施例中，去耦合等离子处理的温度在约550℃至约750℃的范围中，而去耦合等离子处理的时间在约0.5分钟至约1分钟的范围中。
26.请参照图1与图2j，进行步骤s120，以移除破坏区da与破坏区db。移除破坏区da、破坏区db之后，暴露出保护层112a、保护层112b以及未被离子植入而破坏的第一隔离材料层108a。保护层112a与第一隔离材料层108a的保留部分可共同地作为存储单元区cr内的隔离结构114a。另一方面，保护层112b与第一隔离材料层108b的保留部分可共同地作为周边电路区pr内的隔离结构114b。在一些实施例中，存储单元区cr内的隔离结构114a可还包括第二隔离材料层110a的保留部分，且周边电路区pr内的隔离结构114b可还包括第二隔离材料层110b的保留部分。移除破坏区da、破坏区db的方法可包括执行等向性刻蚀工艺(例如是湿式刻蚀工艺)。由上可知，相较于保护层112a与保护层112b，破坏区da与破坏区db因结构经破坏而较易被刻蚀。此外，保护层112a、保护层112b因去耦合等离子处理而造成其成分与破坏区da、破坏区db的成分略为不同，故更可增加保护层112a、保护层112b相对于破坏区da、破坏区db的刻蚀选择性。如此一来，在移除破坏区da、破坏区db时，保护层112a、保护层112b可至少部分地保留下来，且可保护其所覆盖的衬覆层104以及有源区aa1、有源区aa2。在特定情况下，保护层112a、保护层112b也随着破坏区da、破坏区db而一并被移除。尽管如此，保护层112a、保护层112b的刻蚀速率仍可低于破坏区da、破坏区db的刻蚀速率，而可在刻蚀过程中保护有源区aa1、有源区aa2。另一方面，掩模图案106的破坏区106’会在移除破坏区da、破坏区db的期间被移除。此外，掩模图案106的其他部分则可因为未经破坏且对于第一与第二隔离材料层有刻蚀选择比，而保留下来。
27.图3是依照本公开的一些实施例示出的存储单元区cr内的隔离结构114a与掩模图案106的平面示意图。需注意的是，图3省略示出隔离结构114a中的第二隔离材料层110a。此外，图2j所示的剖视示意图可为沿着图3的线a-a’的剖视示意图。
28.请参照图2j与图3，在有源区aa1为长条形的实施例中，用于定义有源区aa1的沟渠102a也为长条形(或具有长条形的部分)，且覆盖于有源区aa1上的掩模图案106亦为长条形。在此些实施例中，延伸于掩模图案106与沟渠102a之间的保护层112a呈现出长条形的上视图案。
29.图4是依照本公开的一些实施例示出的隔离结构214a、隔离结构214b的剖视示意图。隔离结构214a、隔离结构214b相似于图2j所示的隔离结构114a、隔离结构114b，以下仅针对差异处进行说明，相同或相似处则不再赘述。此外，相似的元件符号代表相同或相似的构件。
30.请参照图4，隔离结构214a包括第一隔离材料层208a与保护层212a，而隔离结构214b包括第一隔离材料层208b与保护层212b。在一些实施例中，隔离结构214a还包括第二隔离材料层210a，而隔离结构214b还包括第二隔离材料层210b。第一隔离材料层208a(或第一隔离材料层208a与第二隔离材料层210a)的顶面低于衬底100的最顶面。另一方面，第一隔离材料层208b(或第一隔离材料层208b与第二隔离材料层210b)的顶面大致上齐平于衬底100的最顶面。由此可知，在如参照图2f所描述的步骤中，存储单元区cr内的第二隔离材料层210a具有较高刻蚀速率(相较于周边电路区pr内的第二隔离材料层210b)，使得所形成的凹陷rs3的最底端更大程度地低于凹陷rs4的最底端。如此一来，在如参照图2g与图2h所
描述的步骤中，所形成的破坏区da的最底面可低于衬底100的最顶面，而破坏区db的最底面可大致上齐平于衬底100的最顶面。随后，在如参照图2i所描述的步骤中，所形成的保护层212a可由第一隔离材料层208a的顶面沿着沟渠102a的侧壁往上延伸至衬底100的最顶面上。另一方面，保护层212b覆盖第一隔离材料层208b(或第一隔离材料层208b与第二隔离材料层210b)的顶面，且延伸至衬底100的最顶面上。换言之，图2i、图2j所示的保护层112a仅覆盖有源区aa1的位于沟渠102a边缘与掩模图案106之间的顶面而并未延伸至有源区aa1的侧壁。另一方面，图4所示的保护层212a更延伸至有源区aa1的侧壁，而完整地覆盖有源区aa1的顶角。
31.图5a是依照本公开的一些实施例的形成于存储单元区cr内的存储器元件mc的剖视示意图。图5b是依照本公开的一些实施例的形成于存储单元区cr内的存储器元件mc的平面示意图。需注意的是，图5b省略示出如图2j所示的第二隔离材料层110a。此外，图5a所示的剖视示意图可为沿着图5b的线b-b’的剖视示意图。
32.请参照图5a与图5b，于形成隔离结构(例如是如图2j所示的隔离结构114a、隔离结构114b)之后，可移除掩模图案106，且在有源区aa1上形成存储器元件mc(或称存储器胞元)。存储器元件mc包括栅极结构。栅极结构可包括穿遂介电层116、浮置栅极118、栅极间介电层120与控制栅极122。形成栅极结构的方法可包括移除衬覆层104的一些部分，而暴露出多个有源区aa1。接着，在此些暴露出来的有源区aa1上形成穿遂介电层116与浮置栅极118。在后续步骤中，可形成栅极间介电层120与控制栅极122。控制栅极122及其下方的栅极间介电层120可沿着交错于有源区aa1的延伸方向的方向而连续地延伸。换言之，栅极间介电层120与控制栅极122可覆盖隔离结构114a的一些部分。在一些实施例中，在形成存储器元件mc之后，保护层112a仍可保留下来，且部分地被栅极间介电层120及控制栅极120覆盖。在替代实施例中，保护层112a在形成存储器元件mc的期间被移除。另一方面，穿遂介电层116与浮置栅极118则可位于控制栅极122与有源区aa1之间，而并未覆盖隔离结构114a。在参照图5a与图5b所描述的实施例中，存储器元件mc(或称为存储器胞元)可为快闪存储器元件。此外，可通过改变信号线的配置而形成为反及型快闪存储器(nand flash memory)或反或型快闪存储器(nor flash memory)。除此之外，图5a所示的隔离结构114a也可代换成如图4所示的隔离结构214a。
33.综上所述，在隔离结构的制造过程中，通过两次的刻蚀工艺来调整隔离材料层的高度，而形成最终的沟渠式隔离结构。在第一次刻蚀工艺时，将隔离材料层刻蚀至略高于衬底的最顶面的高度。在第二次刻蚀工艺之前，通过一左一右的斜向离子植入工艺而在隔离材料层的顶部形成相较于隔离材料层的其他部分而具有较高刻蚀速率的破坏区。此外，通过去耦合等离子处理而将破坏区的一些部分转变为结构较为致密的保护层。保护层位于破坏区的底部，且覆盖有源区的顶角。此外，保护层的刻蚀速率可低于破坏区的刻蚀速率。在第二次刻蚀工艺时，移除破坏区，而形成最终的隔离结构。基于保护层刻蚀速率低于破坏区的刻蚀速率，保护层能够在移除破坏区时保护有源区的顶角，以避免刻蚀剂从此顶角侵入有源区。因此，可避免随后形成于有源区上的电子元件的效能受到影响。
34.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。