源极驱动电路、显示装置和显示驱动方法与流程

1.本发明实施例涉及显示技术领域，尤其涉及一种源极驱动电路、显示装置和显示驱动方法。


背景技术：

2.随着显示技术的发展，对于显示效果的要求也越来越高，而信号源所提供的显示信号的质量是相对固定的，相关技术中，可以通过对显示数据进行分辨率增强处理或通过画面渲染等方式优化显示效果，然而这种方式通常是通过增加处理器，对显示数据进行优化，然而这种方式的成本相对较高，且对于显示效果提升较为有限。


技术实现要素：

3.本发明实施例提供一种源极驱动电路、显示装置和显示驱动方法，以降低成本及提高对于显示界面的优化效果。
4.为解决上述问题，本发明是这样实现的：
5.第一方面，本发明实施例提供了一种源极驱动电路，包括串并转换模块、n个第一缓存器、第二缓存器、运算器和数模转换模块，其中，n为大于1的整数：
6.所述n个第一缓存器依次级联；
7.所述串并转换模块的输出端与所述n个第一缓存器中的第一级第一缓存器的输入端连接；
8.所述n个第一缓存器的输出端均与所述运算器的输入端连接；
9.所述运算器的输出端与所述第二缓存器的输入端连接；
10.所述第二缓存器的输出端与所述数模转换模块的输入端连接。
11.在一些实施例中，所述第一缓存器的数据通道数量小于所述第二缓存器的数据通道数量。
12.第二方面，本发明实施例提供了一种显示装置，包括显示面板和第一方面任一项所述的源极驱动电路，所述源极驱动电路用于驱动所述显示面板显示图像，所述显示面板包括多个子像素列，所述第二缓存器的数据通道与所述子像素列一一对应。
13.第三方面，本发明实施例提供了一种显示驱动方法，应用于第二方面所述的显示装置，所述方法包括以下步骤：
14.所述串并转换模块将输入的第一显示数据由串行格式转换为并行格式，其中，所述第一显示数据为数字数据信号；
15.所述n个第一缓存器存储并行格式的所述第一显示数据，其中，所述n个第一缓存器中的第n级第一缓存器在存储第m 1行像素的第一显示数据时，将第m行像素的第一显示数据存储至第n 1级第一缓存器，其中，n为小于n的正整数，m为正整数；
16.所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，其中，所述第二显示数据中的各像素的像素数据是根据所述第一显示数据中位置相关联的
多个像素的像素数据生成的；
17.所述第二缓存器保存所述运算器生成的第二显示数据并发送至所述数模转换模块；
18.所述数模转换模块将数字数据信号格式的第二显示数据转换为模拟数据信号格式的第三显示数据。
19.在一些实施例中，所述n个第一缓存器存储转换为并行格式的所述第一显示数据，包括：
20.在第k个锁存信号上升沿，将第l级第一缓存器内的第k行第一显示数据存储至第l 1级第一缓存器，其中，k为正整数，l为小于n的正整数。
21.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
22.在第k个释放信号上升沿和第k 1个锁存信号的上升沿之间，所述运算器根据所述n个第一缓存器存储的第一显示数据生成第二显示数据。
23.在一些实施例中，所述运算器在释放信号的上升沿开启，在锁存信号的上升沿关闭。
24.在一些实施例中，所述位置相关联的多个像素包括位于相邻行和/或相邻列的多个像素。
25.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
26.根据所述第一显示数据中第x行第y列的像素数据、第x行第y 1列的像素数据、第x 1行第y列的像素数据和第x 1行第y 1列的像素数据生成第二显示数据中第x行第2y-1列的像素数据和第x行第2y列的像素数据，其中，x和y为正整数。
27.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
28.在所述第一显示数据中第x行第y列的像素数据和第x行第y 1列的像素数据的第一差值大于预设像素差值阈值，且第x 1行第y列的像素数据和第x 1行第y 1列的像素数据的第二差值大于所述预设像素差值阈值的情况下，将所述第一显示数据中第x行第y列的像素数据作为所述第二显示数据中第x行第2y列的像素数据；
29.在所述第一差值和所述第二差值中的至少一项不大于所述预设像素差值阈值的情况下，将所述第一显示数据中第x行第y列的像素数据和第x行第y 1列的像素数据的均值作为所述第二显示数据中第x行第2y列的像素数据。
30.本发明实施例通过设计多级第一缓存器，利用第一缓存器存储多个子像素的第一显示数据，然后通过运算器读取第一缓存器中保存的显示数据，以对显示数据进行处理，由于n个第一缓存器依次级联，运算器能够同时读取n行显示数据并根据多行显示数据生成一行新的显示数据，提高了显示数据优化过程中各像素与周围像素的关联性，有助于提高显示效果，同时，本实施例的技术方案主要依赖源极驱动电路的改进实现，实现成本相对较低，有助于降低成本。
附图说明
31.为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
32.图1是相关技术中源极驱动电路的结构示意图；
33.图2是相关技术中显示数据与数据通道的对应关系示意图；
34.图3是相关技术中显示数据传输时序图；
35.图4是相关技术中显示数据的流转示意图；
36.图5a是本发明一实施例中源极驱动电路的结构示意图；
37.图5b是本发明一实施例中源极驱动电路的结构示意图；
38.图6是本发明一实施例中显示数据传输时序图；
39.图7是本发明一实施例中显示数据的流转示意图；
40.图8是本发明一实施例中第二显示数据的生成示意图；
41.图9是本发明一实施例中第二显示数据的又一生成示意图；
42.图10a是本发明一实施例中第二显示数据的又一生成示意图；
43.图10b是本发明一实施例中第二显示数据的又一生成示意图；
44.图10c是本发明一实施例中第二显示数据的又一生成示意图；
45.图10d是本发明一实施例中第二显示数据的又一生成示意图；
46.图11是本发明一实施例中的图像优化结果示意图。
具体实施方式
47.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
48.相关技术中，显示装置包括显示面板、时序控制板和源极驱动电路(也称源驱动ic)，其中，显示面板通常包括栅线(或称信号线)、数据线和多个像素，数据线用于提供各像素的数据信号，例如可以是像素的显示灰阶，栅线通常用于提供像素的开关信号，从而控制数据线能够将数据信号输送至各像素。
49.每一像素通常包括多个不同颜色的子像素，示例性的，一个像素可以包括红、绿、蓝三个子像素，也可能包括红、绿、绿、蓝四个子像素，还可能包括红、绿、蓝、白四个子像素等，此处不对每一像素的具体结构做进一步限定。
50.各像素通常按照一定的规律排布，示例性的，如果显示面板的物理分辨率为2a*2b，是指每行有2a个像素，称之为水平分辨率，每列有2b个像素，称之为垂直分辨率。一般来说，各子像素也是按照一定的规则排列的，例如，某一列子像素可以全部是绿色子像素，另一列子像素中红色子像素和蓝色子像素交替设置。
51.时序控制板用于提供时序控制信号，以实现时序控制。源极驱动电路用于将接收到的数字数据信号转换为能够驱动显示面板的像素显示图像的模拟数据信号。这样，在时
序控制信号和转换获得的模拟数据信号的控制下，能够实现控制显示面板显示图像。
52.如图1所示，相关技术中的一种源极驱动电路，包括串并转换模块、缓存器、数模转换模块和功率放大模块。
53.时序控制信号将添加了时序控制信号的显示数据发送至源极驱动电路，此时，显示数据为串行数据信号，且为数字数据信号。
54.串并转换模块将时序控制板发送的串行数据信号转换为并行数据信号，然后通过输出通道输出。这里，输出通道的数量与输入信号的子像素列数量一致且输出通道与缓存器的数据通道、数模转换模块的数据通道、功率放大模块的数据通道、及显示面板的子像素列一一对应。
55.需要理解的是，本实施例中，可以理解为缓存器数模转换模块等均包括多个数据通道，这里，每一数据通道可以理解为处理一个子像素的第一显示数据的电路结构。
56.缓存器负责行数据的存储和中转，本实施例中具体包括第一阶缓存器和第二阶缓存器。
57.数模转换模块将数字数据信号与模拟电压结合生成模拟数据信号，功率放大模块负责对输出信号功率的放大，放大后的显示数据输出至显示面板，能够实现驱动显示面板显示图像。
58.如图2所示，以每个像素包括的子像素数为3个，每个源驱动ic对应的显示面板列数为y个做示例性说明。
59.实施时，时序控制板传输过来的某一行的像素1的子像素1的数字数据信号，经串并转换模块通道1接收至第一阶缓存器通道1、再传送至第二阶缓存器通道1，在数模转换模块通道1处结合模拟电压转换为模拟数据信号，最终发送给显示面板对应行的像素1的子像素1。
60.如图3所示，工作过程中，在t1时段，源驱动ic与时序控制板进行初始时钟训练，使其时钟信号一致。
61.初始时钟训练结束后，时序控制板依次发送各行数据信息。
62.一行的数据信息，一般包括本行的时钟训练信息、控制数据信息及显示数据，其中，关于时钟训练信息和控制数据信息的发送和控制过程可参考相关技术，本实施例中不做进一步限定，本实施例中后续仅对显示数据相关内容做进一步描述。
63.请继续参阅图3，时序控制板发送一行数据的时间为t2，也为源驱动ic接收一行数据的时间。
64.源驱动ic在识别到控制数据信息传送完成后，控制串并转换模块接收显示数据，串并转换模块将接收到的数据实时传送至第一阶缓存器进行锁存，当源驱动ic识别第一行的显示数据接收完成后，会产生第一个锁存信号，将第一阶缓存器内的数据发送至第二阶缓存器，同时第一阶缓存器开始准备接收第二行的显示数据。
65.需要理解的是，与串并转换模块直接连接的缓存器的每一数据通道对应接收到的显示数据中一列子像素的显示数据，而缓存器对应不同列子像素的各数据通道接收到显示数据的时间是不同的。
66.为了提高对于显示数据的处理效果，设置了第一缓存器和第二缓存器。
67.具体而言，第一缓存器的不同数据通道能够在不同的时间接收显示数据，然后在
第一缓存器中进行保存处理，第一缓存器将处理完的显示数据发送至第二缓存器后，由第二缓存器在指定的时间将显示数据发送至显示面板，同时，第一缓存器能够继续接收下一行显示数据，降低了已处理的数据和后续接收到的数据的保存和传输过程受到干扰的可能性。
68.更为具体的，锁存信号一般位于下一行的时钟训练阶段，本实施例中以锁存信号的上升沿触发锁存动作为例做示例性说明。
69.在源驱动ic产生第一个锁存信号时，内部还会产生第一个释放信号，释放信号的上升沿位于第一个锁存信号上升沿的前面，即对应t4 t5时段，释放信号的下降沿位于第一个锁存信号上升沿的后面，即对应t6 t7时段。
70.释放信号的下降沿会开启功率放大模块与显示面板间的连接开关，将第二阶缓存器内的数据信号释放到显示面板，上升沿为关闭该连接开关，停止输出，或者同时将显示面板与某一固定中间电压相连进行电荷分享，通常中间电压设为源驱动ic使用的最大模拟电压的一半。
71.也就是说，在t5时段结束时，锁存信号上升沿触发锁存操作，在t6时段结束时，锁存信号的下降沿结束锁存操作，完成了显示数据的锁存，接下来，在t7时段结束时，在释放信号的控制下将第二阶缓存器内的数据信号释放到显示面板，实现驱动显示面板显示画面。
72.故第一个释放信号下降沿，使第二阶缓存器内的第一行显示数据信号释放到显示面板的第一行，使其显示；第二个释放信号的上升沿，关闭第一行显示数据信号的输出；第一个释放信号下降沿至第二释放信号上升沿的时间为t8 t9时段，即为显示面板数据线上保持第一行显示数据模拟电压的时间。
73.在t10时段，开始参照上述过程进行下一行显示数据的处理。
74.如图4所示，依照上述过程，各行显示数据在源驱动ic内各模块间的流转，这里，各模块指的是上述串并转换模块、缓存器、数模转换模块和功率放大模块等。
75.本发明实施例提供了一种源极驱动电路。
76.如图5a所示，在一个实施例中，该源极驱动电路包括串并转换模块、n个第一缓存器、第二缓存器、运算器和数模转换模块，具体而言，本实施例中的n个第一缓存器为图5a所示第一阶缓存器至第n阶缓存器，第二缓存器为第n 1阶缓存器。
77.该源极驱动电路还可以包括功率放大模块。本实施例中，n为大于1的整数，具体可以是2、3、4
……
等不同的数值。
78.本实施例中的n个第一缓存器依次级联，串并转换模块的输出端与n个第一缓存器中的第一级第一缓存器的输入端连接，需要理解的是，本实施例中的第x级第一缓存器指的就是图5a中所示的第x阶缓存器。n个第一缓存器的输出端均与运算器的输入端连接，运算器的输出端与第二缓存器的输入端连接，第二缓存器的输出端与数模转换模块的输入端连接。
79.如图5b所示，本实施例中以n等于2做示例性说明。
80.本实施例中，两个第一缓存器具体为图5b所示的第一阶缓存器和第二阶缓存器，第二缓存器具体为图5b所示第三阶缓存器。
81.第一阶缓存器和第二阶缓存器的输出端均与运算器的输入端连接，运算器的输出
端与第三阶缓存器连接。
82.在一些实施例中，第一缓存器的数据通道数量可以等于第二缓存器的数据通道数量，此时，运算器读取与每一像素关联的像素数据进行优化处理，获得该像素优化后的像素数据，能够优化显示效果。
83.在另外一些实施例中，所述第一缓存器的数据通道数量小于所述第二缓存器的数据通道数量。
84.本实施例中，与第一缓存器相比，第二缓存器具有更多数量的数据通道，这样，运算器能够基于第一缓存器中的显示数据获得更多列的显示数据，从而实现对于显示数据的超分处理，能够提高显示效果。
85.示例性的，如果显示面板的行分辨率为2a，即每一行包括2a个像素，每一像素包括三个不同颜色的子像素，则每一行共计包括6a个子像素，第二缓存器的数据通道数量应当为6a，而两个第一缓存器的通道数量均应当小于6a，示例性的，可以是3a，但不局限于此。相应的，串并转换模块的输出通道数量为3a、运算器的数据通道为6a、数模转换模块的数据通道为6a。
86.本发明实施例提供了一种显示装置，包括显示面板和以上任一项的源极驱动电路，源极驱动电路用于驱动显示面板显示图像，显示面板包括多个子像素列，第二缓存器的数据通道与子像素列一一对应，需要理解的是，显示装置还可以把控时序控制板等，此处不做进一步限定和描述。
87.本发明实施例提供了一种显示驱动方法，应用于上述显示装置。
88.在一个实施例中，该显示驱动方法包括以下步骤：
89.所述串并转换模块将输入的第一显示数据由串行格式转换为并行格式，其中，所述第一显示数据为数字数据信号；
90.所述n个第一缓存器存储并行格式的所述第一显示数据；
91.所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，其中，所述第二显示数据中的各像素的像素数据是根据所述第一显示数据中位置相关联的多个像素的像素数据生成的；
92.所述第二缓存器保存所述运算器生成的第二显示数据并发送至所述数模转换模块；
93.所述数模转换模块将数字数据信号格式的第二显示数据转换为模拟数据信号格式的第三显示数据。
94.需要理解的是，本实施例的技术方案中，串并转换模块获取串行的第一显示数据，然后转换为并行的第一显示数据，在串并转换模块之后的第一缓存器、第二缓存器、运算器、数模转换模块等模块中，显示数据在各数据通道中是并行处理的，而同一列显示数据是在各模块的数据通道中依次处理的。
95.本实施例的技术方案中，在通过串并转换模块完成转换之后，输入至n个第一缓存器。
96.本实施例中，n个第一缓存器中的第n级第一缓存器在存储第m 1行像素的第一显示数据时，将第m行像素的第一显示数据存储至第n 1级第一缓存器，其中，n为小于n的正整数，m为正整数。
97.需要理解的是，本实施例中的一行像素数据实际上包括该行像素中，每一像素包括的多个子像素的数据。
98.示例性的，n等于2的情况下，第一级第一缓存器(即图5b所示第一阶缓存器)首先获取第一显示数据中的第一行显示数据，接下来，第一级第一缓存器将第一行显示数据保存到第二级第一缓存器(即图5b所示第二阶缓存器)，然后第一级第一缓存器获取第二行显示数据，此时，运算器能够从第一级第一缓存器和第二级第一缓存器中同时获取第一显示数据中的第一行显示数据和第二行显示数据。
99.运算器根据读取到的第一行显示数据和第二行显示数据进行处理，获得第二显示数据。
100.需要理解的是，图1所示实施例中仅能读取处理一行显示数据，与图1所示实施例相比，本实施例可以同时读取多行显示数据，这样，针对其中的一个目标子像素来说，不仅能够获得该目标子像素的显示数据，还能够获得与之位置关联的其他子像素的显示数据，从而根据这些关联的子像素对显示数据进行优化。
101.需要理解的是，与目标子像素位置关联的子像素指的是，与包含该目标子像素的目标像素位置关联的像素中，与目标子像素对应的像素。示例性的，如果目标子像素是一个红色子像素，则与之关联的子像素可以是该红色子像素临近位置的像素中的红色子像素。
102.这样，一个像素中的每一子像素均可以根据与该子像素位置关联的子像素的显示数据进行优化，也可以理解为每一像素的像素数据是根据与该像素位置关联的像素的显示数据进行优化的。
103.在一些实施例中，位置相关联的多个像素包括位于相邻行和/或相邻列的多个像素。也就是说，本实施例中可以根据相邻行或相邻列的像素对显示效果进行优化处理。
104.运算及生成的第二显示数据先保存在第二缓存器(即图5b所示第三阶缓存器)中，然后由第二缓存器发送至后续的数模转换模块，将格式为数字数据信号的第二显示数据转换为格式为模拟数据信号的第三显示数据，后续可以根据需要对第三显示数据进行功率放大等处理，然后驱动显示面板显示图像。
105.这样，本发明实施例通过设计多级第一缓存器，利用第一缓存器存储多个子像素的第一显示数据，然后通过运算器读取第一缓存器中保存的显示数据，以对显示数据进行处理，由于n个第一缓存器依次级联，运算器能够同时读取n行显示数据并根据多行显示数据生成一行新的显示数据，提高了显示数据优化过程中各像素与周围像素的关联性，有助于提高显示效果，同时，本实施例的技术方案主要依赖源极驱动电路的改进实现，实现成本相对较低，有助于降低成本。
106.在一些实施例中，所述n个第一缓存器存储转换为并行格式的所述第一显示数据，包括：
107.在第k个锁存信号上升沿，将第l级第一缓存器内的第k行第一显示数据存储至第l 1级第一缓存器，其中，k为正整数，l为小于n的正整数。
108.示例性的，在k等于1，l等于1的情况下，在第一个锁存信号上升沿，将第一级第一缓存器内的第1行第一显示数据存储至第二级第一缓存器中。
109.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
110.在第k个释放信号上升沿和第k 1个锁存信号的上升沿之间，所述运算器根据所述n个第一缓存器存储的第一显示数据生成第二显示数据。
111.在生成第二显示数据时，在第一个释放信号上升沿和第二个锁存信号的上升沿之间，运算器获取n个第一缓存区中的第一显示数据生成第二显示数据。
112.在一些实施例中，所述运算器在释放信号的上升沿开启，在锁存信号的上升沿关闭。
113.如图6和图7所示，本实施例的技术方案中，一行显示数据对应的释放信号的相位对应下一行的锁存信号时刻。在释放信号的上升沿，关闭功率放大模块与显示面板之间的连接外，还要开启运算器的运算功能，在锁存信号的上升沿，将一级第一缓存器内数据发送至下一级第一缓存器并关闭运算器。
114.如图6和图7所示，具体而言，在一个锁存信号上升沿，使第一级第一缓存器内的第一行显示数据存储至第二级第一缓存器，第一级第一缓存器开始准备存储第二行的显示数据，截至第一个释放信号上升沿，即在t5 t6时段，第一级第一缓存器已经存储大部分的第二行显示数据。
115.接下来，在第一个释放信号上升沿，运算器开始对第一级第一缓存器和第二级第一缓存器内的第一显示数据进行运算获得第二显示数据。
116.所生成的第二显示数据直接锁存至第二缓存器，在第二个锁存信号上升沿来临前完成第一行显示数据和第二行显示数据的全部运算及存储，也就是在t7时段内完成第一行显示数据和第二行显示数据的全部运算及存储。
117.在t7时段，还关闭功率放大模块与显示面板间的连接，具体而言，可以关断第三阶缓存器对外输出，也可以将显示面板与某一固定中间电压相连进行电荷分享。
118.如图7所示，依次类推，第二个锁存信号上升沿，使第二级第一缓存器锁存第一级第一缓存器发送的第二行显示数据，第一级第一缓存器准备存储第三行数据，同时关闭运算器运算功能；
119.第一个释放信号下降沿，将第三阶缓存器存储的新的第一行显示数据发送至显示面板；第二个释放信号上升沿，将关闭第三阶缓存器的数据输出，同时开启运算器。
120.需要理解的是，对于最后一列像素，由于不存在下一列像素，可以省略处理过程，对于显示效果造成的影响可以忽略不计。
121.以对第一显示数据进行超分处理且n等于2做示例性说明，具体的，在n等于2的情况下，以相邻两个像素为一组，每一像素包括三个子像素，这样，第一显示数据包括2a列像素的显示数据，也就是6a列子像素的显示数据，所生成的第二显示数据实际上包括12a列子像素的显示数据。
122.本实施例中，通过第一显示数据中相邻两列子像素的显示数据生成一列新的子像素的显示数据，所生成的新的一列子像素位于上述相邻两列子像素之间，这样，所获得的第二显示数据的子像素行数与第一显示数据相同，所获得的第二显示数据的子像素列数是第一显示数据的二倍，相应的，第二显示数据的像素行数也与第一显示数据相同，像素列数是第一显示数据的二倍。
123.需要理解的是，对于第一显示数据中的最后一列子像素，由于不存在下一列子像素，因此无法参照上述方法获得第二显示数据中一列新的子像素，但是，可以通过其他方
式，例如直接复制前一列像素、计算插值等方式获得第二显示数据中的最后一列子像素。
124.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
125.根据所述第一显示数据中第x行第y列的像素数据、第x行第y 1列的像素数据、第x 1行第y列的像素数据和第x 1行第y 1列的像素数据生成第二显示数据中第x行第2y-1列的像素数据和第x行第2y列的像素数据，其中，x和y为正整数。
126.如图8和图9所示，示例性的，本实施例中，使用第一阶缓存器通道1中的数据与第二阶缓存器通道1的数据、第一阶缓存器通道4中的数据、第二阶缓存器通道4中的数据进行运算，生成的数据输入至第三阶缓存器通道1和通道4。使用第一阶缓存器通道4中的数据与第二阶缓存器通道4的数据、第一阶缓存器通道7中的数据、第二阶缓存器通道7中的数据进行运算，生成的数据输入至第三阶缓存器通道7和通道10。依次类推，能够获得各数据通道的显示数据。
127.如图8所示，第一阶缓存器通道1中的数据、第二阶缓存器通道1的数据、第一阶缓存器通道4中的数据、第二阶缓存器通道4中的数据实际上对应位置相邻的四个像素中相对应的子像素的显示数据，这样，根据这四个显示数据获得的输入至第三阶缓存器通道7和通道10的显示数据实际上可以理解为第二显示数据中相邻两个像素中，相应子像素的显示数据。
128.依次类推，通过第一显示数据中相邻四个子像素的显示数据能够计算得到第二显示数据中相邻两个子像素的显示数据，由于每一像素是由多个子像素构成的，如图9所示，从像素的层级可以理解为由第一显示数据中相邻的四个像素的显示数据确定第二显示数据中相邻两个像素的显示数据。
129.需要理解的是，针对第二显示数据所需的最后一列像素，可以省略，也可以参照第一显示数据中的最后一列像素生成，对于显示效果的影响可以忽略不计。
130.如图9所示，本实施例中，设置了两级第一缓存器，其中，第一级第一缓存器中保存的是像素2-1和像素2-2显示数据，第二级缓存器中保存的是像素1-1和像素1-2的显示数据。
131.实施时，调用这四个像素的显示数据，生成像素1-1*作为第二显示数据中第一行第一列的显示数据，生成像素1-1**作为第二显示数据中第一行第二列的显示数据。
132.类似的，调用第一显示数据中的像素1-2、像素1-3、像素2-2和像素2-3生成像素1-2*作为第二显示数据中第一行第三列和像素1-2**作为第二显示数据中第一行第四列的显示数据。依次类推，能够获得第二显示数据。
133.需要理解的是，上述情况仅针对本实施例中设置了两个第一缓存器，如果设置了三个第一缓存器，则可以同时保存三行像素的显示数据，运算器可以通过三行像素的第一显示数据生成第二显示数据。
134.实施时，可以根据需要设置不同数量的第一缓存器，以实现对于图像的优化。
135.显然，也可以通过设置更多的数据通道，以根据需要调用更多列的显示数据，例如，可以参考上述过程调用三列甚至更多的第一显示数据以生成第二显示数据。
136.在一些实施例中，所述运算器根据所述n个第一缓存器中存储的第一显示数据生成第二显示数据，包括：
137.在所述第一显示数据中第x行第y列的像素数据和第x行第y 1列的像素数据的第一差值大于预设像素差值阈值，且第x 1行第y列的像素数据和第x 1行第y 1列的像素数据的第二差值大于所述预设像素差值阈值的情况下，将所述第一显示数据中第x行第y列的像素数据作为所述第二显示数据中第x行第2y列的像素数据；
138.在所述第一差值和所述第二差值中的至少一项不大于所述预设像素差值阈值的情况下，将所述第一显示数据中第x行第y列的像素数据和第x行第y 1列的像素数据的均值作为所述第二显示数据中第x行第2y列的像素数据。
139.在一个实施例中，将预设像素差值阈值设置为70，显然，该预设像素阈值可以根据需要作出调整，此处并不限定于此。
140.像素数据的差值实际上是根据像素包括的各子像素的像素值确定的。
141.如图10a至图10d所示，可以通过以下方式处理第一行的像素中的各子像素。
142.如图10a所示，在相邻两行中，如果两列子像素的像素值的差值均大于70，则将第一列子像素的像素值复制到新生成的第1*列，以保持不同区域的图像具有较高的对比度。
143.如图10b所示，在相邻两行中，如果两列子像素的像素值的差值均小于70，则计算第一行像素中的两列子像素像素值的均值作为第一行新生成的第1*列的像素的像素值，这样，能够使得图像过渡的更加平滑。
144.如图10c和图10d所示，在相邻两行中，如果第一行相邻两列子像素的像素值的差值不大于70，则无论第二行相邻两列子像素的像素值大小关系如何，均采用第一行像素中的两列子像素的像素值的均值作为第一行新生成的第1*列的子像素的像素值，这样，能够使得图像过渡的更加平滑。
145.针对最后一行像素，由于不存在下一行像素，可以采用相邻两列的像素值的均值，也可以复制前一行的像素值。
146.如图11所示，通过以上处理方式，对于像素值差异较高的区域，能够保持其对比度，对于像素值差异较低相对较低的区域，能够提高不同区域的过渡效果，使得过渡更加平滑。
147.本实施例的技术方案，实现了显示信号水平分辨率的超分，提高了对于显示画面的优化效果。在进行数据扩展运算时可以纳入相邻列像素数据和相邻行的数据，优化扩展效果，提升显示画质。本发明实施例的技术方案中的各缓存器有效通道总数量较常规设计无增加，减少了成本的上升，同时，新增运算器的控制使用了原有的锁存信号和释放信号，避免了控制信号的增加，不会增加控制难度，有助于控制成本。
148.需要说明的是，应理解以上各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，确定模块可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上确定模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件
形式的指令完成。
149.例如，各个模块、单元、子单元或子模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(application specific integrated circuit，asic)，或，一个或多个微处理器(digital signal processor，dsp)，或，一个或者多个现场可编程门阵列(field programmable gate array，fpga)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(central processing unit，cpu)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，soc)的形式实现。
150.以上所述是本发明实施例的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。