场效应晶体管及制造场效应晶体管的方法与流程

1.本说明书涉及场效应管及制造场效应管的方法。更具体地，本公开涉及包括金属漏极流道的沟槽栅极场效应晶体管。


背景技术：

2.例如功率金属氧化物半导体场效应晶体管(mosfet)的功率晶体管(例如，在20伏或更高电压下工作)被用于许多应用中。例如，这些应用可以包括汽车应用、功率转换器应用、工业应用、消费电子应用等。在一些应用中，例如在直流到直流(dc-dc)功率转换器中，多个功率mosfet(例如一个作为高侧器件并且一个作为低侧器件)被集成在单个半导体器件(单个半导体管芯)中。
3.为了在单个半导体器件上使高侧和低侧器件彼此集成(例如，由于顶部管芯漏极位置)，以及为了与控制电路(例如，互补金属氧化物半导体(cmos)电路)、双极器件、二极管、隔离结构等集成，当前的实施方式将这样的高侧和低侧功率mosfet实现为横向扩散金属氧化物半导体(ldmos)场效应晶体管(fet)，例如使用两个串联的n型ldmos(nldmos)fet(例如，其中高侧nldmos fet的源极端子与低侧nldmos fet的漏极端子耦接)。然而，由于这种器件的横向(平面)布置(例如，横向延伸的源极、沟道、漏极和漂移区)，即使有相应的半导体工艺技术进步以及半导体器件特征尺寸的相关减小，这种器件的缩放或尺寸减小的机会也是有限的。
4.进一步地，其他场效应晶体管的实施方式对于在这种单片dc-dc转换器应用中的实施方式也有缺点。例如，具有顶部漏极接入(接触)的沟槽栅极场fet对于在dc-dc转换器中实现为高侧和低侧功率器件，将会具有不充足的二维电场调制，并且还可能具有导通电阻(例如，漏极端子互连结构，比如掩埋扩散层)，该导通电阻将会影响在这种dc-dc转换器应用中作为集成器件的性能。此外，由于其实施方式使用了背面(衬底)漏极端子，屏蔽栅极沟槽场效应晶体管(例如，超结器件)很难单片集成(在单个半导体器件中)为dc-dc转换器的高侧和低侧器件。例如，这样的实施方式将包括位于高侧器件和低侧器件之间的复杂隔离和互连结构，这也会影响相应dc-dc转换器的性能(例如，增加电阻、增加寄生阻抗等)。


技术实现要素：

5.根据本发明的一些实施方式，场效应晶体管(fet)可以包括半导体区和设置在半导体区中的沟槽。fet还可以包括设置在fet有源区中沟槽上部的沟槽栅极。场效应晶体管进一步可以包括设置在沟槽底部的导电流道。导电流道可以与场效应晶体管的漏极端子电耦接。导电流道的一部分可以设置在沟槽栅极下方的有源区中。
6.根据本发明的一些实施方式，场效应晶体管可以包括：半导体区；设置在所述半导体区中的有源区；栅极接触区，设置在所述半导体区中并邻近所述有源区；隔离区，设置在所述半导体区中并邻近所述栅极接触区，所述栅极接触区设置在所述有源区和所述隔离区之间；漏极接触区，设置在所述半导体区中并邻近所述隔离区，所述隔离区设置在所述栅极
接触区和所述漏极接触区之间；设置在所述半导体区中的沟槽；和设置在所述沟槽的底部的导电流道，所述导电流道从所述有源区延伸到所述漏极接触区，所述导电流道与所述fet的漏极端子电耦接。
7.根据本发明的一些实施方式，一种制造场效应晶体管fet的方法可以包括：在半导体区中形成沟槽；在所述沟槽的底部形成导电流道，所述导电流道与所述fet的漏极端子电耦接；和在所述沟槽的上部形成沟槽栅极，所述沟槽的上部在所述fet的有源区中，所述导电流道的一部分设置在所述沟槽栅极下方的所述有源区中。
附图说明
8.图1a是示意性示出沟槽栅极场效应晶体管(fet)的框图。
9.图1b是示意性示出图1a的沟槽栅极fet的侧视图的框图。
10.图2是示出沟槽栅极fet的平面(俯视)图的示意图。
11.图3是示出图2的沟槽栅极fet的有源区的截面图的示意图。
12.图4到图15是示出用于制造沟槽栅极fet(例如图2和3的沟槽栅极fet)工艺的截面图。
13.在不一定按比例绘制的附图中，在不同的视图中，相同的参考符号可以表示相同和/或相似的组件(元件、结构等)。附图通过示例而非限制的方式总体上示出了本公开中讨论的各种实施方式。对于相关视图中的相同和/或相似元件，在一幅图中显示的参考符号可以不重复。在多个附图中重复的参考符号可能不会针对这些附图中的每一个进行具体讨论，而是被提供用于相关视图之间的上下文。此外，当在给定视图中示出一个元素的多个实例时，附图中并非所有相似的元素都用参考符号来具体引用的。
具体实施方式
14.本公开涉及沟槽栅极场效应晶体管(fet)，其可以解决上述缺点中的至少一些。例如，本公开针对包括设置在场效应晶体管的沟槽(例如，栅极沟槽)中的导电漏极流道的功率沟槽场效应晶体管。这种场效应晶体管的实现可以具有低导通电阻(由于漏极流道的低漏极电阻)。这种沟槽栅极场效应晶体管还可以具有前侧漏极接触通路，使得它们可以容易地集成(例如，单片集成在单个半导体管芯上)为dc-dc转换器的高侧和低侧器件。在一些实施方式中，例如使用重掺杂(n 掺杂)下沉区(sinker)和/或使用深金属接触(例如钨插塞)，导电漏极流道能够被电连接到前(顶部)侧金属互连。
15.在一些实施方式中，这种导电漏极流道(可以是金属和/或金属硅化物)可以形成在漏极硅(例如，轻掺杂的n型漏极硅部分)上，并且可以具有比当前沟槽场效应晶体管器件中用于顶部漏极连接的掩埋层低得多的电阻。例如，在一些实施方式中，导电漏极流道可以位于沟槽栅极场效应晶体管的沟槽的底部，例如，在结隔离阱上方，这可以在单片集成的高侧和低侧功率场效应晶体管之间提供隔离。在这样的实施方式中，可以避免复杂的隔离结构，因为功率场效应晶体管的漏极端子未被包括在下面的(例如，重掺杂的)衬底中。也就是说，本文描述的示例场效应晶体管的漏极端子不出现在制作fet的晶片背面处(在其上等)。
16.在一些实施方式中，沟槽栅极fet的栅电极可以包括侧壁隔离物，例如栅多晶硅电极。如本文所述，这样的实施方式可以简化用于制作导电漏极流道的半导体工艺操作。如本
文所示，使用这种栅电极多晶硅隔离物可以至少部分地在沟槽内限定填充有牺牲材料(例如sin)的沟槽开口。在随后的工艺操作中，可以选择性地去除该牺牲材料(例如，对于栅极多晶硅隔离物和/或屏蔽氧化物是选择性的)。如本文所述，这允许在用于限定漏极流道的沟槽中高效地形成导电(例如，金属)材料。此外，在一些实施方式中，金属和/或金属硅化物栅电极能够与栅多晶硅电极(侧壁隔离物)结合使用，与仅使用多晶硅栅电极相比，这可以降低沟槽栅的电阻。
17.本文描述的沟槽栅极fet的示例性实施方式还可以改善二维场调制，这可以改善导通电阻和击穿电压之间的折中。例如，在一些实施方式中，沟槽栅极fet可以包括在沟槽的下部(例如，漏极流道设置在屏蔽电介质内的地方)中的厚的沟槽侧壁电介质(屏蔽电介质、屏蔽氧化物等)。这种方法还可以降低沟槽栅极fet的栅漏电容，当用于高频开关应用时，这可以提高这种功率fet的性能(例如，通过降低栅漏电荷)。此外，在一些实施方式中，也可以通过实施超结结构(例如，交替的n型和p型柱)来改善二维场调制。
18.本文描述的示例沟槽栅极fet实施方式可以用于实现单片dc-dc转换器器件(例如，作为高侧和低侧功率fet)，由于它们的垂直排列和操作，与使用nldmos器件相比，可以减小管芯尺寸，并且还可以允许在单个半导体管芯上(例如，使用相同的半导体制造工艺)集成其他类型的电路元件，例如双极器件、cmos器件、hvmos器件、二极管等。
19.图1a是示意性示出沟槽栅极场效应晶体管(fet)，即fet 100的框图。图1b是一个框图，示意性地示出了在图1a中沟槽栅极fet 100沿着1b-1b剖面线的侧视截面图。在图1a和1b的示例中，出于说明的目的，示出了沟槽栅极fet 100的某些元件。下面参照图2到图15描述包括沟槽栅极fet的进一步细节的这种fet的示例性实施方式。出于说明的目的，将一起描述图1a和1b。
20.从图1a和1b可以看出，沟槽栅极fet 100可以包括多个区(例如，在半导体区中实现)。在该示例中，沟槽栅极fet 100的区包括有源区110、栅极接触区120、隔离区130和漏极接触区140。在这个示例中，沟槽栅极fet 100可以具有镜像布置。也就是说，在沟槽栅极fet 100中，有源区110、栅极接触区120和隔离区130在漏极接触区140的两侧镜像。在一些实施方式中，其他布置也是可能的。例如，沟槽栅极fet可以仅包括与漏极接触区140结合的单个有源区110、单个栅极接触区120和单个隔离区130。
21.如图1b所示(如上所述，其对应于图1a中的剖面线1b-1b)，沟槽栅极fet 100可以包括(在沟槽栅极fet 100的半导体区中)从图1b左侧的有源区110延伸到图1b右侧的有源区110的沟槽105。如图1b示意性示出的，沟槽栅极fet 100包括沟槽栅电极122(镜像在沟槽栅极fet 100的左侧和右侧，作为第一和第二沟槽栅电极)。如图1b所示，沟槽栅电极122设置在有源区110和栅极接触区120中，并且在栅极接触区120中由栅极接触124进行接触。沟槽栅极fet 100的栅极接触124从半导体区的上表面延伸到沟槽栅电极122(例如，与沟槽栅电极122形成欧姆接触)。在一些实施方式中，栅极接触124可以包括金属(例如，钨、铜、钴等)，和/或金属硅化物，或者可以包括其他导电材料，例如重掺杂下沉区。本文描述了沟槽栅电极122的示例性实施方式。
22.如图1b所示，沟槽栅极fet 100还包括设置在沟槽105底部的导电漏极流道142。出于说明的目的，导电漏极流道142在图1b中显示为与沟槽105的底表面间隔开。在一些实施方式中，例如本文所述的实施方式，导电漏极流道142可以设置在沟槽的底表面上(例如，使
得导电漏极流道142与重掺杂漏极注入部接触，该重掺杂漏极注入部设置在沟槽105下方的半导体区中)。如图1b所示，在该示例中，导电漏极流道142可以从沟槽栅极fet 100左侧的有源区110延伸到沟槽栅极fet 100右侧的有源区110，并且延伸穿过沟槽栅极fet 100的其他区(例如，栅极接触区120、隔离区130和漏极接触区140)。
23.同样如图1b所示，导电漏极流道142在漏极接触区140中由漏极接触144进行接触。如图1b所示，沟槽栅极fet 100的漏极接触144从沟槽栅极fet 100的半导体区的上表面延伸到导电漏极流道142。在一些实施方式中，漏极接触144可以包括以下各项中的一种或多种：金属(例如，钨、铜、钴等)、金属硅化物、重掺杂(例如，n 掺杂)下沉区，等等。本文描述了导电漏极流道142的示例。
24.图2是示出沟槽栅极fet 200的平面(俯视)图的示意图，其可以实现图1a和1b的沟槽栅极fet 100。出于说明的目的，图2表示与图1a和1b所示的沟槽栅极fet 100相同的沟槽栅极fet 200的区(例如，有源区、栅极接触区、隔离区和漏极接触区)。下面简要描述沟槽栅极fet 200的这些区中的每一个。此外，出于说明的目的，图2的沟槽栅极fet 200被示出为没有顶部金属化，以便不模糊下面的结构。更进一步，图2所示的沟槽栅极fet 200可以是相应的沟槽栅极fet的单元或部分。也就是说，图2所示的沟槽栅极fet 200可以用作制造更大的沟槽栅极fet器件的构造块。
25.参考图2，沟槽栅极fet 200包括处于有源区110中的源极区212和源极/体接触214。有源区110还包括沟槽栅电极226(其从栅极接触区120延伸到有源区110中)。图2中示出了剖面线a-a，其中剖面线对应于图3到图15中示出的有源区110的截面图。
26.沟槽栅极fet 200的栅极接触区120包括栅极接触224(对应于沟槽栅极fet 100的栅极接触124)。在沟槽栅极fet 200的栅极接触区120中，剖面线b-b被显示，其中剖面线b-b对应于图4到图15所示的栅极接触区120的截面图。在沟槽栅极fet 200的隔离区130中，剖面线c-c被显示，其中隔离区130将漏极接触244和栅极接触224电隔离(绝缘等)，该漏极接触244设置在沟槽栅极fet 200的漏极接触区140中。剖面线c-c对应于图4到图15所示的隔离区130的截面图。此外，在图2中的沟槽栅极fet 200的漏极接触区140中示出了剖面线d-d，其中剖面线d-d对应于图4到图15所示的漏极接触区140的截面图。同样如图2所示，沟槽栅极fet 200可以包括电介质260(例如，层间电介质)，通过该电介质260可以形成栅极接触224和漏极接触244，如图4到图15示出的半导体工艺所示。
27.图3的示意图示出了图2中沟槽栅极fet 200的有源区110的截面图。参照图3对沟槽栅极fet 200的有源区110的元件进行讨论，并且相对于图4到图15所示的相关半导体制造工艺对这些元件进行进一步讨论。在下面的讨论中，图3中所示的沟槽栅极fet 200的有源区110的元件通常从页面底部开始、向页面顶部移动进行描述。为了参考图4到图15的制造工艺，图3所示的有源区110对应于图15所示的有源区110。出于说明的目的，本文包括的示例性实施方式参照具有特定掺杂类型(例如，n型或p型)的特定元素来描述。在一些实施方式中，这些掺杂类型可以与本文描述的掺杂类型相反(例如，实现p沟道器件，而不是n沟道器件)。
28.参考图3，有源区110可以包括轻掺杂漏极区246，其可以由阱区限定，例如n型阱区402b，如图4到图15所示。在一些实施方式中，图3的有源区110可以设置在附加的半导体区上(例如，其可以在单片集成的沟槽栅极fet之间提供结隔离，例如在dc-dc转换器中)。例
如，如图4到图15所示，这样的附加半导体区可以包括各种半导体区，例如深n型阱区402a、n型阱区402b和深p型阱区404。如图2所示，重掺杂漏极注入部247(n型注入部)可以设置在轻掺杂漏极区246中(例如，在沟槽栅极fet 200的沟槽的底部)。重掺杂漏极注入部247可以允许(促进等)与设置在沟槽栅极fet 200的沟槽底部的导电漏极流道242形成低电阻接触(例如，欧姆接触)。
29.如图3所示，沟槽栅极fet 200的有源区110的沟槽可以具有屏蔽电介质227(厚电介质)，该屏蔽电介质设置在沟槽中(例如，在沟槽的至少第一和第二相对侧壁上)，这可以改善当前沟槽fet实施方式的二维场调制。如图3所示，沟槽还可以具有设置在导电漏极流道242上的绝缘层228(电介质层)和设置在绝缘层228上的金属栅电极226。同样如图3所示，沟槽栅极fet 200可以包括与n型区(例如，n型柱252)交替的p型柱250a，以形成有源区110的电荷平衡结构(例如，超结结构)。
30.沟槽栅极fet 200还可以在其沟槽中包括栅电极侧壁隔离物226a，该隔离物与金属沟槽栅电极226接触(例如，电接触和/或直接接触)。在一些实施方式中，栅电极侧壁隔离物226a可以包括掺杂(n型)多晶硅材料。除了沟槽栅电极226和栅电极侧壁隔离物226a之外，沟槽栅极fet 200的沟槽栅极结构可以包括栅电介质层226b，栅电介质层可以设置在沟槽的侧壁上，并且与沟槽栅极fet 200的源极区212接触(例如，直接接触)，例如，在多晶硅沟槽栅电极侧壁隔离物226a和源极区212之间。
31.如图3所示，源极区212可以包括在源极区上设置(形成等)的金属硅化物212a，金属硅化物212a可以是硅化钴、硅化钛等。金属硅化物212a可以促进与源极区212形成欧姆接触。fet 200还可以在p型柱250a中包括重掺杂体注入部250b(例如，重掺杂p型区)，这可以促进与p型柱250a(其设置在沟槽栅极fet 200的p型体区250下方)形成欧姆接触。
32.如图3所示，沟槽栅极fet 200还包括接触蚀刻停止层(contact etch stop layer，cesl 216)，在一些实施方式中，接触蚀刻停止层可以由氮化硅(sin)形成。cesl 216可以为源极/体接触214的形成提供(充当等)蚀刻停止层，例如在图4到图15的半导体工艺中。如图3所示，有源区110还包括电介质260，电介质260形成层间电介质层，该层间电介质层在源/体信号金属层270和沟槽栅极fet 200的有源区110下面的结构之间。在这样的实施方式中，源极/体接触214可以提供从源极/体信号金属层270到源极区212、金属硅化物212a和重掺杂p型体区250b的各个电连接。
33.图4到图15是示出用于制造沟槽栅极fet(例如图2和图3的沟槽栅极fet)的工艺的截面图。也就是说，在图4到图15中，在所示的半导体工艺中的不同点处示出了沟槽栅极fet 200的示例性实施方式。在图4到图15中，示出了沟槽栅极fet 200的实施方式的有源区110、栅极接触区120、隔离区130和漏极接触区140的各个截面图。换句话说，对应于图2的剖面线a-a、b-b、c-c和d-d的各个横截面视图(在所示工艺中的各个点)在图4到图15的每一个中示出。注意，在图4到图15中，如图2中的剖面线所示，对于有源区110示出了三个沟槽，而对于栅极接触区120、隔离区130和漏极接触区140仅示出了单个沟槽。
34.此外，为了简洁起见，在图4到图15中没有具体示出或详细描述所有的工艺步骤。例如，多个半导体工艺操作可以由图4到图15的每个图来示出。例如，使用(或基于)各个光刻掩模制造的光刻掩模(例如，光刻胶掩模、使用sin或氧化物的硬掩模等)可能没有显示。相反，可能示出使用这种掩模层和相关工艺操作产生的结构，其中这种相关工艺操作可以
包括光刻操作、氧化操作、沉积操作、注入操作、扩散操作、蚀刻操作、抛光操作等中的一个或多个。
35.此外，图4到图15的示例性半导体制造工艺还可以用于生产以所示的沟槽栅极fet 200的示例性实施方式集成的其他器件。例如，图4到图15的工艺也可以制造双极器件、cmos器件、二极管等。然而，为了简洁和清楚的目的，这里没有示出这种附加器件的细节。然而，在图4到图15的讨论中，参考了一些工艺操作，这些工艺操作可以被包括，为了生产与示例沟槽栅极fet 200集成的cmos器件。此外，对于图4到图15讨论的工艺操作的顺序是通过示例给出的。在一些实施方式中，可以以其他顺序执行半导体工艺操作，可以添加或省略一个或多个工艺操作等。
36.参考图4，在该示例中，可以从p型半导体衬底开始，制造与cmos器件集成(如上所述，在图4到图15中没有具体示出)的沟槽栅极fet，例如沟槽栅极fet 200。如图4所示，可以形成缓冲层420，其中缓冲层420可以在工艺过程中保护衬底的表面。在一些实施方式中，缓冲层420可以包括氧化物和/或sin。在一些实施方式中，缓冲层420可以形成在衬底的整个表面上。
37.在形成缓冲层420之后，可以执行光刻和蚀刻操作以在衬底中形成沟槽415，沟槽415然后被用作本文描述的示例性沟槽栅极fet 200的沟槽(例如，沟槽105)。沟槽415也可以形成在相应的cmos器件区中，其中这些沟槽可以用作n沟道和p沟道cmos晶体管之间的隔离沟槽。然后可以在沟槽415中形成电介质410，沟槽415可以包括热氧化物、等离子体沉积氧化物等。电介质410然后可以被平坦化(例如，抛光等)，并且可以向缓冲层420添加额外的材料来保护电介质410。
38.在上述操作之后，在该示例中，可以掩蔽(例如，用光刻胶)cmos器件区，以阻挡/保护cmos器件区免受一组后续工艺操作的影响。例如，在阻挡cmos区之后，可以执行注入操作以形成图4所示的各种半导体区(例如，阱区)。例如，可以执行n-注入(或多个注入)以形成深n型阱区402a和n型阱区402b。此外，可以执行p型注入以形成深p型阱区404。如上所述，深n型阱区402a、n型阱区402b和深p型阱区404的布置可以在单片集成的沟槽栅极fet之间提供结隔离(例如，漏极隔离)，单片集成的沟槽栅极fet例如为将沟槽栅极fet 200作为dc-dc转换器中的高侧fet和低侧fet的各个实施方式。
39.首先参考图5，然后参考图6，在cmos器件区仍然被掩蔽的情况下，可以使用各个注入操作来形成(限定等)n型阱区402b中的n型柱252和p型体区250，如图5所示。参考图6，在形成p型体区250和n型柱252之后，可以在沟槽栅极fet 200的区(例如，在有源区110、栅极接触区120、隔离区130和漏极接触区140中)中部分去除缓冲层420，以暴露电介质410。在该示例中，缓冲层420可以在受保护(掩蔽)的cmos器件区中保持未蚀刻。然后可以执行对缓冲层420的材料(例如，sin)具有选择性的电介质(例如，氧化物)蚀刻，以从沟槽栅极fet 200的区中的沟槽415去除电介质410。
40.仍然参考图6，在从沟槽栅极fet 200的沟槽415移除电介质410之后，可以在沟槽415中形成屏蔽电介质227，并且可以使用氧化物回蚀操作来形成凹口227a，这将在对应于图7的工艺操作之后限定相应的凹口(例如，台阶等)，以用于形成沟槽栅极fet 200的栅电极侧壁隔离物226a。在形成屏蔽电介质227之后，通过屏蔽电介质227中的开口，注入(n型注入)可以被执行以在沟槽415底部的深n型阱区402a中限定重掺杂漏极注入部247。同样如图
6所示，在形成重掺杂漏极注入部247之后，示例性工艺可以包括形成保护芯部(例如，sin芯部610)，其可以作为后续工艺操作的掩模和/或保护层。
41.参考图7，在形成sin芯部610之后，示例性工艺可以包括执行蚀刻操作(例如，包括光掩模和氧化物湿法蚀刻)以部分回蚀在有源区110和栅极接触区120中的电介质227(例如，用于形成沟槽栅极fet 200的栅极电极结构)。如图7所示，在该示例中，在隔离区130和漏极接触区140中的电介质227没有被回蚀(例如，被掩蔽而无法蚀刻)。在对应于图7的操作之后，可以暴露cmos区(例如，可以去除光刻胶和/或任何剩余的缓冲层420)，并且示例性工艺可以进行到对应于图8的操作。
42.参考图8，在该示例中，在上述工艺操作之后，可以执行形成用于沟槽栅极fet 200的栅极电介质层226b(栅极氧化物)以及用于相应的cmos区中的cmos器件的栅极电介质层的操作。在形成栅电介质层226b之后，可以形成栅电极侧壁隔离物226a(例如，掺杂的多晶硅栅电极部分)，并且可以使用适当的工艺操作形成用于相应的cmos器件的多晶硅栅电极。在形成栅极电介质层226b(和cmos栅电极)之后，该示例性工艺可以包括掩蔽沟槽栅极fet 200并执行工艺操作(例如，掩蔽和注入操作)以在相应的cmos器件区中形成p型阱、n型阱和(例如，p型和n型)轻掺杂漏极(ldd)区。
43.在cmos器件区中形成阱和ldd区之后，沟槽栅极fet 200可以被去除掩模，并且侧壁隔离物810(例如，低温氧化物隔离物)可以形成在沟槽栅极fet 200的沟槽415的沟槽中(例如，在有源区110和栅极接触区120中)。也可以在cmos器件区中的栅极(多晶硅)电极的侧壁上形成侧壁隔离物。
44.参考图9，在该示例中，在上述处理步骤之后，可以在沟槽栅极fet 200的有源区110和栅极接触区120中形成(n型)源极区212。可以在cmos器件区中为cmos器件形成另外的n型和p型的源极区和漏极区(例如，适当地掩蔽沟槽栅极fet 200)。如图9进一步所示，然后可以执行蚀刻工艺(例如，sin湿法蚀刻)以从沟槽栅极fet 200的沟槽中去除sin芯部610。
45.参考图10，在移除sin芯部610之后，可以执行沉积(例如，溅射等)操作以在有源区110、栅极接触区120、隔离区130和漏极接触区140中在沟槽栅极fet 200的沟槽的底部形成导电漏极流道242。在一些实施方式中，形成导电漏极流道242可以包括执行金属(例如，钴、钛等)溅射操作和相应的回蚀操作，以使导电漏极流道242的沉积(金属)材料在沟槽中凹陷，如图10所示。在一些实施方式中，导电漏极流道242可以使用钨塞来实施。
46.参考图11，在形成导电漏极流道242之后，示例性工艺可以包括在沟槽栅极fet 200的沟槽中形成绝缘层228。同样如图11所示，可以执行回蚀操作以使绝缘层228凹陷，该绝缘层在沟槽栅极fet 200的有源区110和栅极接触区120中的沟槽中。同样如图11所示，在沟槽栅极fet 200的隔离区130和漏极接触区140中的沟槽中的绝缘层228，可以不被回蚀。在该示例中，如本文所述，隔离区130中的绝缘层228可以把栅极接触224与相应的漏极接触244(例如，在相同的沟槽中)隔离。在一些实施方式中，绝缘层228可以包括sin或其他介电(电绝缘)材料。此外，漏极接触244可以穿过漏极接触区140中的绝缘层228而形成。
47.参考图12，在绝缘层228形成之后，示例性工艺可以包括在沟槽栅极fet 200的各个部分和相应的cmos器件区的cmos器件上形成硅化物和/或自对准硅化物(salicide)。在该示例中，金属硅化物212a可以形成在沟槽栅极fet 200的源极区212上，自对准硅化物226d可以形成在沟槽栅极fet 200的栅电极侧壁隔离物226a上。同样在这个示例中，硅化物
和/或自对准硅化物可以形成在相应的cmos器件的源极区、漏极区和多晶硅栅电极上。同样如图12所示，金属沟槽栅电极226可以形成在沟槽栅极fet 200的有源区110和栅极接触区120中的沟槽中。
48.参考图13，在该示例性工艺中，cesl 216和电介质260(例如，如针对图3所讨论的)可以形成在如图12所示的沟槽栅极fet 200上，以及形成在相应的cmos器件上，并且可以形成穿过cesl 216和电介质260(使用光掩模和蚀刻操作)的接触开口260a，如图13所示。例如，可以为有源区110中的源极/体接触214、栅极接触区120中的栅极接触224以及漏极接触区140中的漏极接触244形成接触开口260a。在一些实施方式中，形成电介质260还可以包括对电介质260做平坦化(例如，抛光)。
49.如图14所示，在形成接触开口260a之后，可以执行掩模和注入操作，以在有源区110中限定p型柱250a和重掺杂体注入部250b。如图14所示，p型柱250a的形成也可以在n型阱区402b中限定轻掺杂漏极区246。
50.现在参考图15，可以在漏极接触区140中去除绝缘层228，以形成用于形成漏极接触244的开口。如上所述，在一些实施方式中，漏极接触244可以以其他方式实现，例如使用重掺杂(n型)下沉区。在该示例中，有源区110中的源极/体接触214、栅极接触区120中的栅极接触224和漏极接触区140中的漏极接触244，可以使用具有适当阻挡金属(以防止金属迁移)的各个钨塞或使用其他导电材料来实现。也可以为相应的cmos器件形成接触。同样如图15所示，在形成接触之后，可以形成金属化以提供沟槽栅极fet 200和任何相应的cmos器件之间的电连接。在该示例中，如图15所示，源极/体信号金属层270可以形成在有源区110中，栅极信号金属224a可以形成在栅极接触区120中，漏极信号金属244a可以形成在漏极接触区140中。
51.在一般方面，场效应晶体管(fet)可以包括半导体区和设置在半导体区中的沟槽。fet还可以包括设置在fet有源区中沟槽上部的沟槽栅极。fet还可以包括设置在沟槽底部的导电流道。导电流道可以与fet的漏极端子电耦接。导电流道的一部分可以设置在沟槽栅极下方的有源区中。
52.实施方式可以包括以下一个或多个特征。例如，导电流道可以包括金属或金属硅化物中的至少一种。
53.fet可以包括到导电流道的电接触。到导电流道的电接触可以在沟槽中从半导体区的表面延伸到导电流道。fet可以包括到沟槽栅极的电接触，到沟槽栅极的电接触可以在沟槽中从半导体区的表面延伸到沟槽栅极。fet可以包括设置在导电流道上的电绝缘材料。电绝缘材料可以把到导电流道的电接触与到沟槽栅极的电接触电绝缘。在沟槽中，在有源区中，电绝缘材料可以设置在沟槽栅极和导电流道之间。
54.沟槽栅极可以包括设置在沟槽上部侧壁上的栅极电介质、设置在栅极电介质上的多晶硅隔离物和/或设置在多晶硅隔离物上的金属栅电极。
55.fet可以包括设置在沟槽中的屏蔽电介质，导电流道设置在屏蔽电介质中。
56.半导体区可以是第一导电类型的阱区。fet还可以包括与第一导电类型相反的第二导电类型的第一掩埋阱区。阱区可以设置在第二导电类型的第一掩埋阱区上。fet还可以包括第一导电类型的第二掩埋阱区。第一掩埋阱区可以设置在第二掩埋阱区上。
57.在另一个一般方面，fet可以包括半导体区、有源区、栅极接触区、隔离区和漏极接
触区。有源区可以设置在半导体区中。栅极接触区可以设置在半导体区中并邻近有源区。隔离区可以设置在半导体区中并邻近隔离区，栅极接触区设置在有源区和隔离区之间。漏极接触区可以设置在半导体区中并邻近隔离区，隔离区设置在栅极接触区和漏极接触区之间。fet还可以包括设置在半导体区中的沟槽，以及设置在沟槽底部的导电流道。导电流道可以从有源区延伸到漏极接触区，并且与fet的漏极端子电耦接。
58.实施方式可以包括以下一个或多个特征。例如，导电流道可以包括金属或金属硅化物中的至少一种。
59.半导体区可以是第一导电类型的阱区。fet可以包括与第一导电类型相反的第二导电类型的掩埋阱区。第一导电类型的阱区可以设置在第二导电类型的掩埋阱区上。掩埋阱区可以是第一掩埋阱区。fet可以包括第一导电类型的第二掩埋阱区。第一掩埋阱区可以设置在第二掩埋阱区上。
60.fet可以包括设置在沟槽下方的半导体区中的漏极注入部。漏极注入部可以与导电流道电耦接，并且从有源区延伸到漏极接触区。
61.fet可以在漏极接触区中包括到导电流道的电接触。电接触可以在沟槽中从半导体区的表面延伸到导电流道。
62.fet可以包括从栅极接触区延伸到有源区的沟槽栅极。沟槽栅极可以设置在沟槽的上部。沟槽栅极可以包括设置在沟槽上部侧壁上的栅极电介质、设置在栅极电介质上的多晶硅隔离物以及设置在多晶硅隔离物上的金属栅电极。fet可以在有源区和栅极接触区中包括设置在金属栅电极和导电流道之间的绝缘层。沟槽的侧壁可以是沟槽的第一侧壁。沟槽可以包括与第一侧壁相对的第二侧壁。在有源区中，fet可以包括设置在第一侧壁和第二侧壁的相应下部上的屏蔽电介质。导电流道、绝缘层和一部分金属栅电极可以在有源区中设置在屏蔽电介质内。
63.fet可以在漏极接触区中包括到导电流道的电接触。到导电流道的电接触可以在沟槽中从半导体区的表面延伸到导电流道。fet可以在栅极接触区中包括到沟槽栅极的电接触。到沟槽栅极的电接触可以在沟槽中从半导体区的表面延伸到沟槽栅极。在隔离区中，fet可以包括设置在导电流道上的电绝缘材料。电绝缘材料可以将到导电流道的电接触与到沟槽栅极的电接触电绝缘。
64.在另一个一般方面，一种用于制造场效应晶体管(fet)的方法可以包括在半导体区中形成沟槽，并在沟槽的底部形成导电流道。导电流道可以与fet的漏极端子电耦接。该方法还可以包括在fet的有源区中的沟槽的上部形成沟槽栅极。导电流道的一部分可以设置在沟槽栅极下方的有源区中。
65.实施方式可以包括以下一个或多个特征。例如，该方法可以包括形成设置在导电流道上的电绝缘材料，以及形成到导电流道的第一电接触。第一电接触可以在沟槽中从半导体区的表面延伸到导电流道。该方法可以包括形成到沟槽栅极的第二电接触。第二电接触可以在沟槽中从半导体区的表面延伸到沟槽栅极。电绝缘材料可以将第一电接触与第二电接触电绝缘。
66.该方法可以包括在形成导电流道之前，在沟槽下方的半导体区中形成漏极注入部，导电流道与漏极注入部电耦接。
67.应当理解，出于本公开的目的，当诸如层、区或衬底的元件被称为在另一个元件
上、设置在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件或电耦接到另一个元件时，它可以直接在另一个元件上、连接到另一个元件或耦接到另一个元件，或者可以出现一个或多个中间元件。相反，当一个元件被称为直接在另一个元件或层上、直接设置在另一个元件或层上、直接连接到另一个元件或层或直接耦接到另一个元件或层时，不出现中间元件或层。尽管在整个详细描述中可能没有使用术语直接在上面、直接连接到或者直接耦接到，但是被示为直接在上面、直接连接或者直接耦接的元件可以被称为直接在上面、直接连接或者直接耦接的元件。本技术的权利要求可以被修改以叙述说明书中描述的或者附图中示出的示例性关系。
68.如在本说明书中所使用的，单数形式可以包括复数形式，除非根据上下文明确指示特定情况。空间上相对的术语(例如，上方、上面、上部、下方、下面、下部等)旨在包括除了图中所示的方位之外，器件在使用或操作中的不同方位。在一些实施方式中，上方和下方的相对术语可以分别包括垂直上方和垂直下方。在一些实施方式中，术语邻近可以包括横向邻近、垂直邻近或水平邻近。
69.一些实施方式可以使用各种半导体工艺和/或封装技术来实现。一些实施方式可以使用与半导体衬底相关联的各种类型的半导体工艺技术来实现，包括但不限于例如硅(si)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)等。
70.虽然已经如本文所述示出了各种示例性实施方式的某些特征，但是本领域技术人员现在将会想到许多修改、替换、改变和等同物。因此，应当理解，所附权利要求旨在覆盖落入实施方式范围内的所有这些修改和改变。应当理解，它们仅作为示例而非限制给出，并且可以在形式和细节上进行各种改变。本文描述的装置和/或方法的任何部分可以以任何组合进行组合，除了互斥的组合。本文描述的实现可以包括所描述的不同实施方式的功能、组件和/或特征的各种组合和/或子组合。