垂直NAND闪存器件和制造其的方法与流程

垂直nand闪存器件和制造其的方法
技术领域
1.本公开涉及垂直nand闪存器件和/或制造其的方法。


背景技术：

2.由于硬盘已经被固态驱动器(ssd)取代，所以作为非易失性存储器件的nand闪存器件已广泛商业化。近来，基于小型化和高集成度，已经开发了垂直nand闪存器件，其中多个存储单元在垂直于衬底的方向上堆叠。
3.在垂直nand闪存器件中，由于堆叠的存储单元的数量增加以及堆叠的存储单元的高度降低，可能出现存储单元之间的电荷迁移，因此存储单元的电荷保持特性可能劣化。


技术实现要素：

4.提供了一种垂直nand闪存器件和/或制造其的方法。
5.另外的方面将在以下描述中部分地阐述，并将部分地自该描述明显，或者可以通过本公开的所呈现的实施方式的实践而获悉。
6.根据一实施方式，一种垂直nand闪存器件可以包括：衬底；在衬底上包括平行于衬底的上表面布置的多个导电层的结构，该结构包括垂直于衬底形成并穿透所述多个导电层的沟道孔；在沟道孔的内壁上的电荷陷阱层，电荷陷阱层包括基底和分布在基底中的纳米结构；以及在电荷陷阱层上的沟道层。纳米结构可以包括具有约1
×
10
19
cm-3
至约10
×
10
19
cm-3
的陷阱密度的材料，基底可以包括相对于在纳米结构中的材料具有约0.5ev至约3.5ev的导带偏移(cbo)的材料。
7.在一些实施方式中，在纳米结构中包括的材料的陷阱密度可以为约2
×
10
19
cm-3
至约5
×
10
19
cm-3
。
8.在一些实施方式中，在基底中包括的材料可以具有比在纳米结构中包括的材料高的带隙。
9.在一些实施方式中，相对于在纳米结构中包括的材料，在基底中包括的材料的导带偏移可以为约1.0ev至约2.0ev。
10.在一些实施方式中，纳米结构可以包括sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种。
11.在一些实施方式中，基底可以包括sio、alo、mgo、aln、bn和gan中的至少一种。
12.在一些实施方式中，在纳米结构中包括的材料和在基底中包括的材料的组合可以包括hfo和sio的组合、hfo和alo的组合、sin和alo的组合、或zro和alo的组合。
13.在一些实施方式中，纳米结构的尺寸可以为约1nm至约20nm。纳米结构的尺寸可以为约3nm至约5nm。
14.在一些实施方式中，纳米结构之间的间隙可以为约2nm至约25nm。纳米结构之间的间隙为约2nm至约10nm。
15.在一些实施方式中，电荷陷阱层中的纳米结构的体积与电荷陷阱层的体积之比为
可以约15％至约75％。电荷陷阱层中的纳米结构的体积与电荷陷阱层的体积之比可以为约25％至约60％。
16.在一些实施方式中，基底可以具有非晶结构，并且纳米结构可以具有晶体结构或非晶结构。
17.在一些实施方式中，电荷陷阱层可以通过借助热处理工艺对在基底中包括的材料和在纳米结构中包括的材料的混合物诱导旋节分解而形成。
18.在一些实施方式中，电荷陷阱层可以具有等于或小于约2nm均方根(rms)的表面粗糙度。
19.在一些实施方式中，纳米结构可以掩入基底中。纳米结构中的至少一个可以从基底露出。
20.在一些实施方式中，导电层之间的间隙可以等于或小于约30nm。
21.在一些实施方式中，在衬底上的所述结构可以包括在所述多个导电层之间的绝缘层，并且绝缘层可以平行于衬底延伸。
22.在一些实施方式中，垂直nand闪存器件可以进一步包括在电荷陷阱层和所述多个导电层之间的阻挡电介质层。
23.在一些实施方式中，垂直nand闪存器件可以进一步包括在阻挡电介质层和所述多个沟道层之间的隧穿电介质层。
24.在一些实施方式中，垂直nand闪存器件可以进一步包括在沟道层的内侧上的填充电介质层，该填充电介质层可以填充沟道孔。
25.根据一实施方式，一种制造垂直nand闪存器件的方法可以包括：在衬底上交替地堆叠第一层和第二层；在第一层和第二层中形成沟道孔，沟道孔在垂直于衬底的方向上穿透第一层和所述第二层；以及在沟道孔的内壁上形成电荷陷阱层。电荷陷阱层可以包括基底和分布在基底中的纳米结构。形成电荷陷阱层可以包括：在沟道孔的内壁上形成混合材料层以及通过对混合材料层进行热处理工艺而诱导旋节分解。该混合材料层可以包括在基底中包括的材料和在纳米结构中包括的材料。
26.在一些实施方式中，在纳米结构中包括的材料可以具有约1
×
10
19
cm-3
至约10
×
10
19
cm-3
的陷阱密度，并且在基底中包括的材料可以相对于在纳米结构中包括的材料具有约0.5ev至约3.5ev的导带偏移(cbo)。
27.在一些实施方式中，在纳米结构中包括的材料的陷阱密度可以为约2
×
10
19
cm-3
至约5
×
10
19
cm-3
。
28.在一些实施方式中，在纳米结构中包括的材料可以包括sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种。
29.在一些实施方式中，相对于在纳米结构中包括的材料，在基底中包括的材料的cbo可以为约1.0ev至约2.0ev。
30.在一些实施方式中，在基底中包括的材料可以包括sio、alo、mgo、aln、bn和gan中的至少一种。
31.在一些实施方式中，在纳米结构中包括的材料和在基底中包括的材料的组合可以包括hfo和sio的组合、hfo和alo的组合、sin和alo的组合、或zro和alo的组合。
32.在一些实施方式中，在沟道孔的内壁上形成混合材料层可以通过原子层沉积
(ald)执行。
33.在一些实施方式中，电荷陷阱层可以具有等于或小于约2nm均方根(rms)的表面粗糙度。
34.在一些实施方式中，纳米结构的尺寸可以为约1nm至约20nm。
35.在一些实施方式中，纳米结构之间的间隙可以为约2nm至约25nm。
36.在一些实施方式中，在电荷陷阱层中的纳米结构的体积与电荷陷阱层的体积之比可以为约15％至约75％。
37.在一些实施方式中，纳米结构可以埋入基底中，或者纳米结构中的至少一个从基底露出。
38.在一些实施方式中，第一层可以包括第一绝缘材料，第二层可以包括导电材料。
39.在一些实施方式中，第一层可以包括第一绝缘材料，第二层可以包括第二绝缘材料。在这种情况下，该方法可以进一步包括在去除第二层之后，在衬底上形成导电层。
40.根据一示例实施方式，一种垂直nand闪存器件可以包括：衬底；交替地堆叠在衬底的上表面上的多个导电层和多个绝缘层；以及沟道结构。所述多个导电层和所述多个绝缘层可以限定沟道孔，该沟道孔在垂直方向上延伸穿过所述多个导电层和所述多个绝缘层。沟道结构可以在沟道孔中。沟道结构可以包括在垂直方向上延伸的沟道层。沟道结构可以包括分布在沟道层与沟道孔的侧壁之间的基底中的多个纳米结构。在所述多个纳米结构中包括的材料可以具有与基底中包括的材料相比更低的带隙。在纳米结构中包括的材料可以具有约1
×
10
19
cm-3
至约10
×
10
19
cm-3
的陷阱密度。在基底中包括的材料相对于在纳米结构中包括的材料的导带偏移(cbo)可以为约0.5ev至约3.5ev。
41.在一些实施方式中，基底可以具有非晶结构，所述多个纳米结构可以具有晶体结构或非晶结构。所述多个纳米结构可以具有球形形状、椭圆形形状和棒形状中的至少一种。
42.在一些实施方式中，所述多个纳米结构中包括的材料可以包括sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种，在基底中包括的材料可以包括sio、alo、mgo、aln、bn和gan中的至少一种。
43.在一些实施方式中，沟道结构可以包括以下至少之一：阻挡电介质层，在沟道孔的侧壁与分布在基底中的多个纳米结构之间；以及隧穿电介质层，在沟道层与分布在基底中的多个纳米结构之间。
44.在一些实施方式中，沟道结构可以包括电荷陷阱层，该电荷陷阱层包含基底和分布在基底中的所述多个纳米结构。电荷陷阱层的表面粗糙度可以等于或小于约2nm rms。
附图说明
45.本公开的某些实施方式的以上及其它方面、特征和优点将由以下结合附图的描述更加明显，附图中：
46.图1示意性地示出了根据一示例实施方式的垂直nand闪存器件；
47.图2是图1的垂直nand闪存器件的沿着线ii-ii'截取的截面图；
48.图3至图10是用于描述根据一示例实施方式的制造垂直nand闪存器件的方法的视图；
49.图11是根据另一示例实施方式的垂直nand闪存器件的截面图；
50.图12是根据另一示例实施方式的垂直nand闪存器件的截面图；
51.图13是根据另一示例实施方式的垂直nand闪存器件的截面图；以及
52.图14是根据一实施方式的电子装置的框图。
具体实施方式
53.现在将详细参照实施方式，其示例在附图中示出，其中，相同的附图标记始终指代相同的元件。就此而言，出现的实施方式可以具有不同的形式并且不应被解释为限于在此阐述的描述。因此，下面通过参照附图仅描述实施方式以解释方面。如这里所使用的，术语“和/或”包括一个或更多个相关所列举项目的任何和所有组合。诸如
“……
中的至少一个”的表达当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。例如，“a、b和c中的至少一个”、“a、b或c中的至少一个”、“a、b、c或其组合中的一个”和“a、b、c和其组合中的一个”分别可以被解释为涵盖以下组合中的任何一种：a；b；c；a和b；a和c；b和c；以及a、b和c。”54.在下文中，将参照附图详细描述示例实施方式。在附图中，相同的附图标记表示相同的元件，并且为了清楚和便于解释，元件的尺寸可以被夸大。此外，以下描述的实施方式仅是示例，可以基于实施方式做出各种修改。
55.在下文中，将理解，当一元件被称为“在”另一元件“上”或“上方”时，该元件可以直接在该另一元件之上或下方并且直接在该另一元件左侧或右侧，或者其间也可以存在居间元件。如这里所使用的，单数术语“一”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当部件“包括”或“包含”元件时，除非另外规定，否则该部件可以进一步包括其它元件，不排除所述其它元件。
56.术语“该”和其它等同的确定词可以对应于单数指代或复数指代。方法中包括的操作可以按适当的顺序执行，除非方法中包括的操作被描述为按明显的顺序执行，或者除非方法中包括的操作被描述为以其它方式执行。
57.此外，说明书中使用的诸如
“……
单元”、“模块”等的术语表示处理至少一个功能或运动的单元，并且该单元可以通过硬件或软件来实现，或者通过硬件和软件的组合来实现。
58.当术语“约”或“基本上”在本说明书中结合数值使用时，意图是相关数值包括围绕所述及数值的制造或操作公差(例如，
±
10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精确，而是形状的宽容度(latitude)在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应被解释为包括围绕所述及数值或形状的制造或操作公差(例如，
±
10％)。
59.在所呈现的各个图中示出的连接线或连接器旨在体现各个元件之间的示例功能关系和/或物理或逻辑联接。应注意，在实际器件中，可能存在许多替代或附加的功能关系、物理连接或逻辑连接。
60.所有的示例和示例表达仅用于详细描述本公开，除非由权利要求的范围限定，否则这些示例和示例表述不限制本公开的范围。
61.图1示意性地示出了根据一示例实施方式的垂直nand闪存器件100。
62.参照图1，垂直nand闪存器件100可以包括衬底110和在垂直于衬底110的表面的方
向(也就是，图1中的z轴方向)上堆叠的多个存储单元mc。多个存储单元mc可以包括在垂直于衬底110的表面的方向上交替堆叠的绝缘层121和导电层130。此外，多个沟道孔190可以在垂直于衬底110的方向上穿过绝缘层121和导电层130形成。交替堆叠的绝缘层121和导电层130可以被称为堆叠结构，并且该堆叠结构可以限定沟道孔190。图1示出了沟道孔190被布置为具有一维(1d)阵列的形状的示例。然而，沟道孔190不限于此，并且可以被布置为具有二维(2d)阵列的形状。
63.图2是图1的垂直nand闪存器件100的沿着图1的线ii-ii'截取的截面图。为了方便起见，图2示出了垂直nand闪存器件100的多个存储单元mc之一的截面，其将同样应用于将在下文中描述的附图。
64.参照图2，绝缘层121和导电层130可以在垂直于衬底110的表面(也就是，图2的x-y平面)的方向上交替地堆叠在衬底110上。这里，绝缘层121和导电层130中的每个可以被提供为在平行于衬底的表面的方向上延伸。
65.衬底110可以包括各种材料。例如，衬底110可以包括单晶硅衬底、化合物半导体衬底或绝缘体上硅(soi)衬底，但不限于此。此外，衬底110可以进一步包括例如掺有杂质的杂质区、诸如晶体管等的电子器件、或配置为选择和控制存储单元以存储数据的外围电路等。
66.导电层130可以是控制栅极，字线(未示出)可以电连接到导电层130。导电层130可以包括例如具有优异导电性的金属材料，诸如au、掺有杂质的硅等。然而，这仅是示例，导电层130可以包括其它各种材料。
67.绝缘层121可以用作用于导电层130之间的绝缘的间隔物层。绝缘层121可以包括例如硅氧化物(sio)、硅氮化物(sin)等，但不限于此。
68.沟道孔190可以穿过绝缘层121和导电层130形成。这里，沟道孔190可以形成为在垂直于衬底110的表面的方向(也就是，图2的z轴方向)上延伸。沟道孔190可以形成为具有圆形截面。
69.阻挡电介质层140、电荷陷阱层150和隧穿电介质层160可以依次提供在沟道孔190的内壁上。这里，当某一电压被施加到作为控制栅极的导电层130时，在下面将描述的沟道层170的在源极和漏极之间流动的电荷可以穿过隧穿电介质层160以被俘获在电荷陷阱层150中，因此信息可以被存储。
70.阻挡电介质层140、电荷陷阱层150和隧穿电介质层160中的每个可以被提供为在垂直于衬底110的表面的方向上延伸。阻挡电介质层140、电荷陷阱层150和隧穿电介质层160中的每个可以被提供为具有圆筒形形状。
71.阻挡电介质层140可以提供在沟道孔190的内壁处以接触绝缘层121和导电层130。阻挡电介质层140可以包括例如sio或金属氧化物，但不限于此。
72.电荷陷阱层150可以提供在阻挡电介质层140的内侧上。电荷陷阱层150可以包括基底151和分布在基底151中的纳米结构152。
73.这里，纳米结构152可以包括具有优异电荷俘获特性的材料，基底151可以包括具有关于电荷迁移率的优异阻挡特性的材料。纳米结构152可以具有晶体结构或非晶结构，基底151可以具有非晶结构。
74.纳米结构152中包括的材料可以具有比基底151中包括的材料大的陷阱密度。具体而言，在纳米结构152中包括的材料可以具有1
×
10
19
cm-3
至10
×
10
19
cm-3
的陷阱密度。例如，
在纳米结构152中包括的材料可以具有1
×
10
19
cm-3
至6
×
10
19
cm-3
的陷阱密度。例如，纳米结构152中包括的材料可以具有等于2
×
10
19
cm-3
或低于5
×
10
19
cm-3
的陷阱密度。
75.在基底151中包括的材料可以具有比纳米结构152中包括的材料大的带隙。此外，在基底151中包括的材料可以相对于在纳米结构152中包括的材料具有导带偏移(cbo)，该导带偏移具有等于或大于期望的和/或预定的值的值。这里，cbo表示在纳米结构152中包括的材料的导带的能级和在基底151中包括的材料的导带的能级之间的差。
76.在基底151中包括的材料相对于在纳米结构152中包括的材料可以具有0.5ev至3.5ev的cbo。例如，在基底151中包括的材料相对于在纳米结构152中包括的材料可以具有1.0ev至2.0ev的cbo。例如，在基底151中包括的材料相对于在纳米结构152中包括的材料可以具有1.0ev至1.5ev的cbo。
77.纳米结构152可以包括例如sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种，或者可以由例如sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种形成。然而，不限于此。
78.基底151可以包括例如sio、alo、mgo、aln、bn和gan中的至少一种。然而，不限于此。
79.纳米结构152和基底151的材料的组合可以包括例如hfo和sio的组合、hfo和alo的组合、sin和alo的组合、或者zro和alo的组合。然而，这仅是一示例。
80.纳米结构152可以具有例如球形形状、椭圆形形状、盘形状或棒形状。纳米结构152可以具有期望的和/或预定的纳米级尺寸。这里，根据纳米结构152的形状，纳米结构152的尺寸可以被定义为具有以下含义。当纳米结构152具有球形形状或椭圆形形状时，纳米结构152的尺寸可以表示纳米结构152的平均直径。当纳米结构152具有盘形状时，纳米结构152的尺寸可以表示纳米结构152的厚度。此外，当纳米结构152具有棒形状时，纳米结构152的尺寸可以表示纳米结构152的截面直径。
81.根据本实施方式，纳米结构152可以具有约1nm至约20nm的尺寸。例如，纳米结构152可以具有2nm至10nm的尺寸。例如，纳米结构152可以具有3nm至5nm的尺寸。
82.纳米结构152可以布置在基底151中，以在彼此之间具有期望的和/或预定的间隙。这里，纳米结构152之间的间隙可以被定义为相邻纳米结构152的中心之间的距离。根据本实施方式，纳米结构152之间的间隙可以是2nm至25nm。例如，纳米结构152之间的间隙可以是2nm至15nm。例如，纳米结构152之间的间隙可以是2nm至10nm。纳米结构152之间的基底材料的厚度可以为约1nm至约5nm。
83.电荷陷阱层150中的纳米结构152的比例(也就是，体积比)可以为约15％至约75％。例如，电荷陷阱层150中的纳米结构152的比例可以为约25％至约65％。
84.上述纳米结构152的大小、分布等可以例如通过透射电子显微镜(tem)分析来测量。此外，纳米结构152的尺寸可以例如通过x射线衍射(xrd)分析或光致发光(pl)分析来测量。
85.包括基底151和分布在基底151中的纳米结构152的电荷陷阱层150可以通过以下形成：经由原子层沉积(ald)形成在基底151中包括的材料和在纳米结构152中包括的材料的混合物，以及如下所述，通过对混合物进行热处理诱导旋节分解。这里，在根据包含在基底151中的材料和包含在纳米结构152中的材料在期望的和/或预定的温度下的混合的形成能(也就是，吉布斯自由能变化(δg))大于0时，旋节分解可能发生。纳米结构152的形状和
尺寸可以根据对包含在基底151中的材料和包含在纳米结构152中的材料的混合物进行热处理的温度来调节。
86.电荷陷阱层150可以经由ald和旋节分解形成，因此电荷陷阱层150可以具有相对更均匀的表面。例如，电荷陷阱层150可以形成为具有等于或小于约2nm均方根(rms)的表面粗糙度。作为具体示例，电荷陷阱层150可以形成为具有等于或小于约1nm rms的表面粗糙度。
87.每个纳米结构152可以形成为完全埋入基底151中。然而，不限于此，纳米结构152中的至少一个可以从基底151露出。在这种情况下，纳米结构152中的露出的纳米结构可以形成电荷陷阱层150和阻挡电介质层140之间的接合点(interface)或者电荷陷阱层150和隧穿电介质层160之间的接合点。
88.隧穿电介质层160可以提供在电荷陷阱层150上。隧穿电介质层160可以表示发生电荷隧穿的层，并且可以包括例如sio或金属氧化物，但不限于此。
89.包括半导体材料的沟道层170可以提供在隧穿电介质层160上。沟道层170可以被提供为具有圆筒形状。此外，在沟道层170上，可以提供填充电介质层180以填充沟道孔190。填充电介质层180可以包括例如sio或空气，但不限于此。
90.在根据本实施方式的垂直nand闪存器件100中，垂直地形成于衬底110上的电荷陷阱层150可以包括基底151和纳米结构152，基底151包括对电荷迁移率具有优异阻挡特性的材料，纳米结构152分布在基底151中并包括具有优异电荷俘获特性的材料，因此，可以防止电荷扩散以改善电荷保持特性。因为电荷保持特性如上所述地被改善，所以导电层130之间的间隙可以减小，因此，垂直nand闪存器件100可以具有高集成度。例如，导电层130之间的间隙可以等于或小于约30nm。例如，导电层130之间的间隙可以是1nm至20nm。然而，不限于此。
91.此外，电荷陷阱层150可以通过ald和旋节分解形成，因此电荷陷阱层150的表面可以形成为相对更均匀以改善器件均匀性。
92.当包括在电荷陷阱层中的纳米颗粒和基底材料根据先前的成核和生长方法分开形成时，电荷陷阱层可以具有与纳米颗粒的尺寸的约一半对应的相对大的表面粗糙度，例如约2nm至3nm rms。在这种情况下，形成在电荷陷阱层上的隧穿电介质层和沟道层可以具有增大的不均匀性，因此器件均匀性会劣化。然而，根据本实施方式，因为电荷陷阱层150可以经由ald和旋节分解形成，所以与相关技术相比，电荷陷阱层150可以具有相对更均匀的表面，从而改善器件均匀性。例如，电荷陷阱层150可以形成为具有等于或小于约2nm rms的表面粗糙度。作为具体示例，电荷陷阱层150可以形成为具有等于或小于约1nm rms的表面粗糙度。
93.图3至图10是用于描述根据一示例实施方式的制造垂直nand闪存器件的方法的视图。
94.参照图3，可以制备衬底210。衬底210可以包括各种材料。例如，衬底210可以包括单晶硅衬底、化合物半导体衬底或soi衬底，但不限于此。此外，衬底210可以进一步包括掺有杂质的杂质区、诸如晶体管等的电子器件、或配置为选择和控制存储单元以存储数据的外围电路等。
95.接下来，可以在衬底210上交替地堆叠第一层221和第二层231。第一层221和第二
层231可以在垂直于衬底210的表面的方向上交替地堆叠。此外，第一层221和第二层231中的每个可以形成为在平行于衬底210的表面的方向上延伸。
96.第一层221可以是绝缘层。第一层221可以包括例如sio、sin等，但不限于此。此外，第二层231可以是例如导电层。在这种情况下，第二层231可以包括例如具有优异导电性的金属材料，诸如au、掺有杂质的硅等，但不限于此。在在图9和图10所示的示例中，第二层231可以不是导电层。更确切地，第二层231可以是包括与对应于第一层221的绝缘层不同的绝缘材料的绝缘层。
97.第一层221和第二层231可以通过各种沉积方法(例如，化学气相沉积(cvd)、ald、物理气相沉积(pvd)等)形成。
98.参照图4，可以穿过第一层221和第二层231形成沟道孔290。这里，沟道孔290可以形成为在垂直于衬底210的表面的方向上延伸。沟道孔290可以形成为具有圆形截面。沟道孔290可以通过各向异性蚀刻第一层221和第二层231来形成。
99.参照图5，可以在沟道孔290的内壁上形成阻挡电介质层240。阻挡电介质层240可以形成为在垂直于衬底210的表面的方向上延伸。这里，阻挡电介质层240可以形成在沟道孔290的内壁上以接触第一层221和第二层231。阻挡电介质层240可以形成为具有圆筒形状。阻挡电介质层240可以通过经由ald在沟道层290的内壁上沉积例如sio、金属氧化物等来形成。
100.接下来，可以在阻挡电介质层240上形成混合材料层250'。这里，混合材料层250'可以表示包括电荷陷阱层(图8的250)的基底(图8的251)中包括的材料和电荷陷阱层(图8的250)的纳米结构(图8的252)中包括的材料的混合物的层。
101.在纳米结构252中包括的材料可以具有1
×
10
19
cm-3
至10
×
10
19
cm-3
的陷阱密度。例如，在纳米结构252中包括的材料可以具有2
×
10
19
cm-3
至5
×
10
19
cm-3
的陷阱密度。纳米结构252可以包括例如sin、gan、gao、hfo、sco、sro、zro、yo、tao、bao和zns中的至少一种。然而，不限于此。
102.在基底251中包括的材料相对于在纳米结构252中包括的材料可以具有0.5ev至3.5ev的cbo。例如，在基底251中包括的材料相对于在纳米结构252中包括的材料可以具有1.0ev至2.0ev的cbo。例如，在基底251中包括的材料相对于在纳米结构252中包括的材料可以具有1.0ev至1.5ev的cbo。基底251可以包括例如sio、alo、mgo、aln、bn和gan中的至少一种。然而，不限于此。
103.为了使旋节分解如下所述地发生，根据在基底151中包括的材料和在纳米结构152中包括的材料的混合的形成能(也就是，吉布斯自由能变化(δg))可能必须大于0。满足该条件的纳米结构252和基底251的材料的组合可以包括例如hfo和sio的组合、hfo和alo的组合、sin和alo的组合、或zro和alo的组合。然而，这仅是一示例。
104.例如，当纳米结构252包括sin并且基底251包括alo时，在基底251中包括的材料和在纳米结构252中包括的材料的混合物可以包括al
x
siyo。
105.混合材料层250'可以通过经由ald在阻挡电介质层240上沉积基底251中包括的材料和纳米结构252中包括的材料的混合物来形成。这里，混合材料层250'可以具有金属稳定的混合相。
106.混合材料层250'可以通过ald形成在阻挡电介质层240上，因此混合材料层250'可
以具有均匀的表面。例如，混合材料层250'可以形成为具有等于或小于约2nm rms的表面粗糙度。作为更具体的示例，混合材料层250'可以形成为具有等于或小于1nm rms的表面粗糙度。
107.参照图6，可以在混合材料层250'上形成隧穿电介质层260。隧穿电介质层260可以通过经由ald在混合材料层250'上沉积例如sio、金属氧化物等来形成。接下来，可以在隧穿电介质层260上形成沟道层270。沟道层270可以通过经由ald在隧穿电介质层260上沉积半导体材料来形成。此外，可以在沟道层270上形成填充电介质层280。填充电介质层280可以通过经由ald沉积例如sio以填充沟道层290来形成。替代地，填充电介质层280可以包括空气。
108.参照图7，可以在期望的和/或作为选择的预定的温度下对图6所示的结构执行热处理工艺。经由热处理工艺，混合材料层250'中可以发生旋节分解，以形成基底251和纳米结构252。这里，纳米结构252可以形成为分布在基底251中。因此，如图8所示，混合材料层250'可以转变为包括基底251和分布在基底251中的纳米结构252的电荷陷阱层250。
109.例如，可以在约400℃的温度经由ald在阻挡电介质层240上形成包括al
x
siyo的混合材料层250'，然后可以在约700℃的温度对混合材料层250'执行热处理工艺。然后，可以发生旋节分解，因此可以形成包括alo的基底251和包括sin并分布在基底251中的纳米结构252。然而，这仅是示例。
110.分布在基底251中的纳米结构252可以具有例如球形形状、椭圆形形状、盘形形状或棒形状。如上所述，根据纳米结构252的形状，纳米结构252的尺寸可以被定义为具有以下含义。当纳米结构252具有球形形状或椭圆形形状时，纳米结构252的尺寸可以表示纳米结构252的平均直径，当纳米结构252具有盘形状时，纳米结构252的尺寸可以表示纳米结构252的厚度，当纳米结构252具有棒形状时，纳米结构252的尺寸可以表示纳米结构252的截面直径。纳米结构252可以具有1nm至20nm的尺寸。例如，纳米结构252可以具有3nm至5nm的尺寸。纳米结构252的形状和尺寸可以根据对包含在基底251中的材料和包含在纳米结构252中的材料的混合物进行热处理的温度来调节。
111.纳米结构252可以布置在基底251中，以在彼此之间具有期望的和/或预定的间隙。这里，纳米结构252之间的间隙可以被定义为相邻纳米结构252的中心之间的距离。纳米结构252之间的间隙可以是2nm至25nm。例如，纳米结构252之间的间隙可以是2nm至10nm。纳米结构252之间的基底材料的厚度可以为约1nm至约5nm。
112.电荷陷阱层250中的纳米结构252的比例可以为约15％至约75％。例如，电荷陷阱层250中的纳米结构252的比例可以为约25％至约65％。如上所述，纳米结构252的大小和分布等可以例如通过tem分析、xrd分析或pl分析来测量。然而，不限于此。
113.在电荷陷阱层250中，所有的纳米结构252可以形成为埋入基底251中，或者纳米结构252中的至少一个可以从基底251露出。基底251可以具有非晶结构，并且纳米结构252可以具有晶体结构或非晶结构。
114.因为电荷陷阱层250可以通过让旋节分解在由ald形成的混合材料层250'中发生来形成，所以电荷陷阱层250可以具有与混合材料层250'近似相同的表面粗糙度。因此，电荷陷阱层250可以具有均匀的表面。例如，电荷陷阱层250可以具有等于或小于约2nm rms(更具体地，等于或小于1m rms)的表面粗糙度。
115.以上，描述了对图6所示的结构执行用于旋节分解的热处理工艺的情况。然而，本公开不限于此。在经由ald在阻挡电介质层240上形成混合材料层250'之后，可以按任何操作顺序执行用于旋节分解的热处理工艺。
116.以上，描述了图3所示的第二层231是导电层的情况。替代地，图3中的第二层231可以不是导电层，并且可以是包括与第一层221的绝缘材料不同的绝缘材料的绝缘层。在这种情况下，在如图9所示选择性地去除第二层231之后，可以如图10所示在从其去除了第二层231的区域处形成导电层232。
117.图11是根据另一示例实施方式的垂直nand闪存器件300的截面图。在下文中，主要描述与上述实施方式的方面不同的方面。
118.参照图11，电荷陷阱层350可以包括基底351和具有棒形形状并分布在基底351中的纳米结构352。基底351和纳米结构352可以通过如上所述地让旋节分解在基底351中包括的材料和纳米结构352中包括的材料的混合物中发生来形成。
119.纳米结构352的两端可以从基底351露出。在这种情况下，纳米结构352的一个露出端可以形成电荷陷阱层350和阻挡电介质层140之间的接合点，纳米结构352的另一个露出端可以形成电荷陷阱层350和隧穿电介质层160之间的接合点。
120.在图6中，当在阻挡电介质层240的表面和隧穿电介质层260的表面(所述表面接触混合材料层250')上形成成核促进剂等时，成核和生长可以在旋节分解期间在阻挡电介质层240的表面上和隧穿电介质层260的表面上开始，因此可以形成具有如图11所示的具有棒形形状的纳米结构352。
121.图12是根据另一示例实施方式的垂直nand闪存器件400的截面图。
122.参照图12，电荷陷阱层450可以包括基底451和具有棒形形状并分布在基底451中的纳米结构452。这里，纳米结构452的一端可以从基底451露出，纳米结构452的另一端可以埋入基底451中。在这种情况下，纳米结构452的露出端可以形成电荷陷阱层450和阻挡电介质层140之间的接合点。
123.在图6中，当在阻挡电介质层240的表面(所述表面接触混合材料层250')上形成成核促进剂等时，成核和生长可以在旋节分解期间在阻挡电介质层240的表面上开始，因此可以形成如图12所示的具有棒形形状的纳米结构452。
124.图13是根据另一示例实施方式的垂直nand闪存器件500的截面图。
125.参照图13，电荷陷阱层550可以包括基底551和具有棒形形状并分布在基底551中的纳米结构552。这里，纳米结构552的一端可以从基底551露出，纳米结构552的另一端可以埋入基底551中。在这种情况下，纳米结构552的露出端可以形成电荷陷阱层550和隧穿电介质层160之间的接合点。
126.在图6中，当在隧穿电介质层260的表面(所述表面接触混合材料层250')上形成成核促进剂等时，成核和生长可以在旋节分解期间在隧穿电介质层260的表面上开始，因此可以形成如图13所示的具有棒形形状的纳米结构552。
127.以上，描述了具有棒形形状的纳米结构352、452和552的两端中的至少一个分别从基底351、451和551露出的情况。然而，本公开不限于此，具有棒形形状的纳米结构352、452和552可以分别埋入基底351、451和551中。
128.图14是根据一实施方式的电子装置的框图。
129.参照图14，电子装置600可以包括经由总线610电联接在一起的处理器620、存储器630和装置640(例如，图像传感器和/或显示装置)。装置640可以是图像传感器(例如，包括cmos图像传感器电路的装置)和/或显示装置(例如，led显示器、全息显示器)。存储器630，其可以是非暂时性计算机可读介质，可以存储指令程序和/或其它信息。存储器630可以是非易失性存储器，诸如根据上述实施方式之一的垂直nand闪存器件。处理器620可以运行所存储的指令程序以执行一个或更多个功能。例如，当装置640包括诸如图像传感器的传感器时，处理器620可以配置为处理由装置640产生的电信号。另外，当装置640包括显示装置时，处理器620可以配置为基于从外部主机(未示出)接收到的这样的处理和/或信息而产生输出(例如，将要在显示器上显示的图像)。
130.如上所述，在根据一示例实施方式的垂直nand闪存器件中，垂直形成在衬底上的电荷陷阱层可以包括基底和纳米结构，该基底包括对电荷迁移率具有优异阻挡特性的材料，该纳米结构分布在基底中并包括具有优异电荷俘获特性的材料，因此可以限制和/或防止电荷的扩散以改善电荷保持特性。此外，电荷陷阱层可以通过ald和旋节分解形成，因此电荷陷阱层的表面可以形成为相对更均匀以改善器件均匀性。nand闪存器件可以应用于包括处理器和/或其它部件的电子装置中。上面描述了实施方式。然而，这些是示例，本领域普通技术人员可以基于实施方式实现各种修改。
131.以上公开的一个或更多个元件可以包括处理电路或在处理电路中实现，所述处理电路诸如为：硬件，包括逻辑电路；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
132.应理解，这里描述的实施方式应仅在描述性的意义上而不是出于限制的目的来考虑。每个实施方式内的特征或方面的描述通常应被视为可用于其它实施方式中的其它类似的特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不背离由所附权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
133.本技术是基于2021年1月25日在韩国知识产权局提交的第10-2021-0010265号韩国专利申请以及2021年12月29日在韩国知识产权局提交的第10-2021-0191651号韩国专利申请并要求这两个韩国专利申请的优先权。每个韩国专利申请的全部公开内容通过引用合并于此。