具有选择性命令延迟的半导体装置及相关联方法和系统与流程

具有选择性命令延迟的半导体装置及相关联方法和系统
1.相关申请的交叉引用
2.本技术要求于2020年4月3日提交的第16/839,371号美国专利申请和于2019年12月31日提交的第62/955,701号美国临时申请的权益，所述美国临时申请以全文引用的方式并入本文中。
技术领域
3.本公开大体上涉及半导体装置，且更具体地说，涉及具有选择性命令延迟的半导体装置以及相关联的方法和系统。


背景技术：

4.存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等各种电子装置相关的信息。常常提供存储器装置作为计算机或其它电子装置中的内部、半导体集成电路和/或外部可移动装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(ram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)等的易失性存储器需要经施加功率的源来维持其数据。相比之下，非易失性存储器即使当无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，nand和nor)相变存储器(pcm)、铁电随机存取存储器(feram)、电阻式随机存取存储器(rram)和磁性随机存取存储器(mram)等。改进存储器装置通常可包含增加存储器信元密度、提高读取/写入速度或以其它方式减小操作时延、提高可靠性、增加数据保持、减少功率消耗或降低制造成本，以及其它度量。
附图说明
5.图1是示意性地说明根据本发明技术的实施例的存储器装置的框图。
6.图2是示意性地说明根据本发明技术的实施例的存储器装置的命令解码器的框图。
7.图3示出了说明根据本发明技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的框图。
8.图4示出了说明根据本发明技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的定时图。
9.图5是示意性地说明根据本发明技术的实施例的存储器系统的框图。
10.图6和7是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
11.多个存储器装置可以经布置以共享存储器模块(例如，双列直插式存储器模块(dimm)、高带宽存储器(hbm)模块、耦合到经配置以用于并行测试的测试设备的存储器装置群组)中的公共电源。共享电源的存储器装置的数量可以出于各种原因而增加——例如为
了增加hbm模块的存储容量，为了提高在并行测试环境中共享的资源的效率——而电源可以经配置以在任何给定时间提供有限量的功率(例如，从中汲取的有限量的电流)。存储器装置的某些操作(例如，分别与刷新命令、预充电命令或激活命令相关联的操作)相比于其它操作(例如，读取操作、写入操作)可以从电源汲取相对更大量的电流。因此，当多个存储器装置同时执行此类操作时，电源可能无法向每个存储器装置提供必需量的电流，这可能会妨碍多个存储器装置恰当地执行操作——例如存储器装置的速度测试不准确、hbm模块未能满足功率和/或速度规范。
12.本发明技术的数个实施例涉及存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中所述存储器装置经配置以针对一组选定命令引入可变延迟。如本文中所阐述，存储器装置可包含延迟组件，其可经编程以引起针对待在存储器装置处执行的命令的可变延迟。特定量的针对命令的延迟可基于数个因素，例如操作环境(例如，并行地测试额外存储器装置和存储器装置的测试环境，存储器装置与额外存储器装置一起执行主机装置(例如，存储器控制器、处理器)所请求的任务的本机环境)，存储器装置相对于操作环境中的其它存储器装置执行命令的次序、命令的操作特性、耦合到存储器装置(和额外存储器装置)的电源的配置等。另外，在一些情况下，存储器装置可以绕过(或去激活)延迟组件，以便不对命令产生任何延迟。
13.参考图1描述了支持本发明技术的实施例的存储器装置。参考图2提供了对存储器装置(例如，经配置以选择性地将可变延迟添加到一或多个命令的命令解码器)的更详细描述。图3说明了将可变延迟引入到涉及操作环境(例如，测试环境、本机环境)中的此类存储器装置的命令的方案。图4描述了根据本发明技术的实施例的基于可变延迟执行命令的此类存储器装置的各种定时。参考图5描述了支持本发明技术的实施例的存储器系统。参考图6和7描述了说明操作存储器装置的方法的流程图。
14.图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器信元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，图1的实例中的存储体0-15)，且每个存储体可包含多个字线(wl)、多个位线(bl)，以及布置在字线(例如，m个字线，也可称为行)与位线(例如，n个位线，也可称为列)的相交点处的多个存储器信元(例如，m
×
n个存储器信元)。存储器信元可包含数种不同存储器媒体类型中的任一个，包含电容式、相变式、磁阻式、铁电式等。在一些实施例中，存储器阵列150的一部分可经配置以存储ecc奇偶校验位。对字线wl的选择可由行解码器140执行，并且对位线bl的选择可由列解码器145执行。感测放大器(samp)可针对对应位线bl提供且连接到至少一个相应本地i/o线对(liot/b)，其继而可经由可充当开关的传送门(tg)耦合到至少一个相应主i/o线对(miot/b)。存储器阵列150还可包含板线和用于管理其操作的对应电路系统。
15.存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号cmd和地址信号addr。存储器装置可以进一步包含：用以接收芯片选择信号cs的芯片选择端子；用以接收时钟信号ck和ckf的时钟端子；用以接收数据时钟信号wck和wckf的数据时钟端子；数据端子dq、rdqs、dbi(用于数据总线转位功能)和dmi(用于数据掩码转位功能)；电源端子vdd、vss、vddq和vssq。
16.可从外部向命令端子和地址端子供应地址信号和存储体地址信号。供应到地址端
子的地址信号和存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(xadd)供应到行解码器140(可称为行驱动器)，且将经解码列地址信号(yadd)供应到列解码器145(可称为列驱动器)。地址解码器110也可接收addr输入的存储体地址部分并且将经解码存储体地址信号(badd)和存储体地址信号供应给行解码器140和列解码器145两者。
17.可从存储器控制器向命令和地址端子供应命令信号cmd、地址信号addr和芯片选择信号cs。命令信号可表示来自存储器控制器的各种存储器命令(例如，刷新命令、激活命令、预充电命令、可包含读取命令和写入命令的存取命令)。选择信号cs可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当有源cs信号被提供到存储器装置100时，可以对命令和地址进行解码，并且可以执行存储器操作。可经由命令/地址输入电路105将命令信号cmd作为内部命令信号icmd提供到命令解码器115。
18.命令解码器115可以包含用以对内部命令信号icmd进行解码以生成用于执行存储器操作的各种内部信号和命令的电路，例如用以选择字线的行命令信号和用以选择位线的列命令信号。存储器装置100可基于对内部命令信号icmd进行解码而执行的存储器操作的其它实例包含刷新命令(例如，重建存储于存储器阵列150的个别存储器信元中的满电荷)、激活命令(例如，激活特定存储体中的行，在一些情况下用于后续存取操作)或预充电命令(例如，去激活特定存储体中的经激活行)。内部命令信号还可包含输出和输入激活命令，例如定时命令cmdck(图1中未示出)。
19.在一些实施例中，命令解码器115可进一步包含用于跟踪各种计数和/或值(例如，由存储器装置100所接收的刷新命令或由存储器装置100所执行的自刷新操作的计数)和/或用于存储存储器装置100的各种操作条件以执行某些功能、特征和模式(或测试模式)的一或多个寄存器118。因此，在一些实施例中，寄存器118(或寄存器118的子集)可称为模式寄存器。例如，存储器装置100可通过编程寄存器118的特定位而置于测试模式中。在一些实施例中，此测试模式可仅由存储器装置100的制造商使用，而非由终端用户使用。另外，存储器装置100可以结合面向测试的设计(dft)方法(或作为所述方法的一部分)来实施这种测试模式。在一些情况下，dft方法可促进高度并行测试环境中的对多个存储器装置的高效并行测试。另外或替代地，dft方法可缓解与从与包含多个存储器装置的hbm模块耦合的电源汲取过多电流相关联的风险。就此而言，存储器装置100可包含测试模式(tm)控制电路175，其经配置以管理测试模式操作的各个方面和/或支持dft方法。
20.在一些实施例中，命令解码器115可包含一或多个延迟组件116，其经配置以将可变延迟引入到某些选定命令——例如刷新命令、预充电命令、激活命令。存储器装置100可以可变延迟编程延迟组件116，所述可变延迟可基于由测试模式(或dft方法)定义的操作条件，使得可在可变延迟到期之后执行选定命令集合。
21.在一些情况下，存储器装置100的制造商可将针对命令(例如，预充电命令)的不同延迟提供到不同存储器装置(例如，在并行测试过程期间)，使得个别存储器装置可在不同时间执行命令——例如跨不同存储器装置100交错地执行命令。在一些情况下，存储器装置100可将针对命令(例如，刷新命令)的延迟的特定值存储在存储器装置100的非易失性存储器(nvm)组件180中，所述nvm组件可包含熔丝(或反熔丝)阵列。可能已例如使用测试模式和/或dft方法基于测试存储器装置100连同其它存储器装置——例如在经配置以并行地测
试存储器装置群组的测试器插口中——确定延迟的特定值，以便确定针对命令的延迟的最优值。随后，存储器装置100可结合tm控制电路175从nvm组件180检索延迟的特定值——例如在存储器装置100的初始化过程期间——以将延迟组件编程为包含延迟。因此，存储器装置100可基于已确定且存储在nvm组件180中的延迟的特定值，以交错方式(例如，多个存储器装置在不同时间执行命令)在本机环境中(例如，在hbm模块中)执行命令。
22.当读取命令发出到具有开放行的存储体且及时供应列地址作为读取命令的一部分时，可从存储器阵列150中由行地址(其可能已提供为识别开放行的激活命令的一部分)和列地址指定的存储器信元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子dq、rdqs、dbi和dmi输出读取数据。可在由读取时延信息rl定义的时间提供读取数据，所述读取时延信息rl可在存储器装置100中，例如在模式寄存器(例如，寄存器118)中编程。可在ck时钟信号的时钟循环方面定义读取时延信息rl。例如，读取时延信息rl可为在提供相关联读取数据时在由存储器装置100接收到读取命令之后的ck信号的时钟循环数。
23.当写入命令发出到具有开放行的存储体且及时供应列地址作为写入命令的一部分时，可根据wck和wckf时钟信号将写入数据供应到数据端子dq、dbi和dmi。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160和读取/写入放大器155供应到存储器阵列150。写入数据可写入到由行地址和列地址指定的存储器信元中。可在由写入时延wl信息定义的时间向数据端子提供写入数据。写入时延wl信息可在存储器装置100中，例如模式寄存器(例如，寄存器118)中编程。可在ck时钟信号的时钟循环方面定义写入时延wl信息。例如，写入时延信息wl可为在接收到相关联写入数据时在存储器装置100接收到写入命令之后的ck信号的时钟循环数。
24.可为电源端子供应电源电势vdd和vss。这些电源电势vdd和vss可供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势vdd和vss生成各种内部电势vpp、vod、vary、vperi等。内部电势vpp可在行解码器140中使用，内部电势vod和vary可在存储器阵列150中包含的感测放大器中使用，且内部电势vperi可在许多其它电路块中使用。
25.还可以向电源端子供应电源电势vddq。可将电源电势vddq连同电源电势vss一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势vddq可以是与电源电势vdd相同的电势。在本发明技术的另一实施例中，电源电势vddq可以是与电源电势vdd不同的电势。然而，可针对输入/输出电路160使用专用电源电势vddq，以使得由输入/输出电路160生成的电源噪声不会传播到其它电路块。
26.可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号ck、ckf、wck、wckf可供应到时钟输入电路120。ck和ckf信号可为互补的，且wck和wckf信号也可为互补的。互补时钟信号可同时具有相对时钟电平和相对时钟电平之间的转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
27.时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。例如，当通过来自命令解码器115的cke信号启用时，输入缓冲器可接收ck和ckf信号以及wck和wckf信号。时钟输入电路120可以接收外部时钟信号以生成内部时钟信号iclk。可将内部时钟信号iclk供应到内部时钟电路130。内部时钟电路130可基于接收到的内部时钟信号iclk和来自命令解码器115的时钟启用信号cke而提供各种相位和频率受控的内部时钟信号。例如，内部时钟电路130可以包含接收内部时钟信号iclk且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可以进一步提供输入/输出(io)时钟信号。io时钟信号可供应到输入/输出电路160，且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供io时钟信号，以使得可以不同数据速率从存储器装置100输出数据和将数据输入到所述存储器装置。当期望高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。还可将内部时钟信号iclk供应到定时发生器135，且因此可生成各种内部时钟信号。
28.存储器装置100可连接到能够利用存储器以临时或永久地存储信息的数个电子装置中的任一个，或其组件。例如，存储器装置100的主机装置可为计算装置，例如台式计算机或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可以是联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一个。在一个实施例中，主机装置可直接连接到存储器装置100，但在其它实施例中，主机装置可间接连接到存储器装置(例如，经由网络连接或通过中间装置)。
29.图2是示意性地说明根据本发明技术的实施例的存储器装置(例如，存储器装置100)的命令解码器的框图200。图式200包含命令解码器215，其可为参考图1所描述的命令解码器115的实例或包含所述命令解码器的各方面。命令解码器215经配置以用于将延迟选择性地添加到涉及存储器装置的命令。命令解码器215接收各种输入信号220(例如，信号220a到220k)，例如行地址选通(ras)、列地址选通(cas)、写入启用(we)，以及参考图1所描述的cmd、addr、cs、ck和cke。在一些实施例中，输入信号220涉及由与存储器装置耦合的主机装置(例如，存储器模块控制器、测试设备)生成的命令。图式200还说明了耦合到命令解码器215的启用信号(例如，en_1 235a、en_2 235b)。在一些实施例中，存储器装置100结合管理存储器装置100在测试模式下的操作的测试模式组件(例如，tm控制电路175)提供启用信号。在一些情况下，存储器装置100基于在模式寄存器(例如，寄存器118)中定义的操作条件而提供启用信号。
30.命令解码器215可经配置以对输入信号220进行解码以标识涉及存储器装置的命令(例如，command_1 225a、command_2 225b、command_3 225c)。经解码命令可在命令解码器215中分为两个分支，即无延迟的第一命令信号(例如，command_1_nd 225a-1)以及有延迟的第二命令信号(例如，command_1_yd 225a-2)。也就是说，command_1_nd225a-1绕过延迟组件230a，而command_1_yd 225a-2包含由延迟组件(例如，延迟组件230a)插入的延迟。
31.延迟组件可经配置以在由启用信号(例如，en_1 235a)激活时对命令(例如，command_1 225a)产生延迟。在一些实施例中，延迟组件230可包含串联布置的一或多个逻辑组件(例如，经配置以执行某一逻辑函数的逻辑门，例如“与”、“或”、“异或”等)，使得可变
延迟可经编程到延迟组件230。
32.分叉命令信号(例如，无延迟的命令，有延迟的命令)耦合到多路复用组件(例如，多路复用组件240a，可被称为多路复用器)，所述多路复用组件经配置以基于启用信号(例如，en_1 235a)的状态将分叉命令信号(例如，command_1_nd 225a-1、command_1_yd225a-2)中的一者输出到命令路径(例如，命令路径245a)。
33.举例来说，当针对存储器装置激活测试模式时(例如，经由测试器所执行的测试程序)，延迟组件230(例如，延迟组件230a)可——例如经由tm控制电路175——用延迟进行编程。另外，在测试模式下，tm控制电路175可激活启用信号235(例如，en_1 235a)。随后，当存储器装置使用输入信号220(例如，来自测试器的输入信号)接收涉及存储器装置的命令时，命令解码器215可对输入信号220进行解码，确定输入信号220对应于command_1(例如，刷新命令)。由en_1 235a激活的延迟组件230a可对刷新命令产生延迟，所述刷新命令被馈送到多路复用组件240a。因此，由en_1 235a激活的多路复用组件240a将包含延迟的刷新命令输出到命令路径245a中以供存储器装置执行。也就是说，当在测试模式下激活en_1 235a时，可将在延迟组件230a中编程的延迟添加到刷新命令路径245a。
34.如参考图4更详细地描述，此延迟可避免从电源(例如，测试器的电源、耦合到包含多个存储器装置的存储器模块的电源)汲取的瞬时、大量的电流。在一些情况下，当存储器装置在共享电源的任何其它存储器装置之前执行命令(例如，刷新命令)时——即所述存储器装置是执行刷新命令的第一存储器装置，延迟组件230a可用零延迟进行编程或被去激活。
35.在一些情况下，当针对存储器装置的测试模式未被激活时，延迟组件230a可用延迟进行编程。例如，hbm模块中的存储器装置的模式寄存器(例如，参考图1描述的寄存器118)可能已经编程以指示某些命令(例如，刷新命令)与延迟相关联。延迟组件230a的延迟的特定值可能已确定并存储在存储器装置的非易失性存储器组件(例如，参考图1所描述的nvm组件180)中。
36.在初始化期间，存储器装置可从nvm组件检索延迟的特定值并且基于模式寄存器指示而对与刷新命令相关联的延迟组件230a进行编程。另外，可激活启用信号(例如，en_1 235a)，使得可将延迟组件230a中的延迟的特定值添加到刷新命令。以此方式，可针对存储器装置(例如，当在测试模式下测试存储器装置时)确定最优延迟并将其存储在nvm组件中，并且当存储器装置在本机环境中(例如，在包含存储器装置的存储器模块内)操作时，可基于模式寄存器指示而将最优延迟添加到某些命令(例如，刷新命令)。
37.如上文所描述，可基于存储器装置的两个或更多个操作模式——例如测试模式何时被激活，模式寄存器何时指示某些命令与延迟相关联——而激活存储器装置的某些启用信号(例如，en_1 235a)。在一些实施例中，存储器装置还包含可基于存储器装置的单个操作模式——例如测试模式何时被激活——而被激活的其它启用信号(例如，en_2235b)。也就是说，当激活存储器装置的测试模式以启用延迟组件230b和230c以及多路复用组件240b和240c时，可将延迟添加到某些命令(例如，command_2、command_3)。
38.例如，当针对存储器装置激活测试模式时，可激活两个启用信号(例如，en_1 235a和en_2 235b)，使得延迟组件230a到230c可(例如，经由测试设备所执行的测试程序)用某些延迟进行编程。命令解码器215随后可接收并解码输入信号220，以确定存储器装置已接
收command_1、command_2和command_3中的一者以供执行。由于激活两个启用信号(例如，en_1 235a和en_2 235b)，命令解码器215可分别将在延迟组件230a、延迟组件230b和延迟组件230c中编程的延迟添加到command_1(例如，刷新命令)、command_2(例如，激活命令)和command_3(例如，预充电命令)。
39.相反，当未激活测试模式时(例如，当存储器装置在存储器模块中操作时)，可不激活en_2 235b。因此，命令解码器215可不将延迟添加到command_2(例如，激活命令)和/或command_3(例如，预充电命令)。然而，存储器装置的模式寄存器可设定成指示command_1(例如，刷新命令)与延迟相关联。基于模式寄存器指示，存储器装置可激活en_1 235a，并且从nvm组件检索延迟以用延迟对延迟组件(例如，延迟组件230a)进行编程。当命令解码器215接收command_1(例如，刷新命令)时，命令解码器215会将在延迟组件230a中编程的延迟添加到command_1(例如，刷新命令)。
40.如参考图3和4更详细地描述，可基于存储器装置的操作环境而改变延迟(因此，是可变延迟)。在一些情况下，所述延迟可对应于零(即，没有对命令的延迟)。在一些情况下，与命令(例如，command_1)相关联的延迟可不同于与其它命令(例如，command_2和/或command_3)相关联的延迟。在一些情况下，可将相同延迟添加到两个或更多个命令(例如，command_1、command_2和command_3)中。
41.图3示出了说明根据本发明技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的框图300。图式300包含主机装置310，其可为经配置以并行地测试多个存储器装置群组的测试设备，或用于包含两个或更多个存储器装置的存储器模块(例如，dimm、hbm模块)的控制器(例如，存储器控制器)。图式300还说明了各自包含多个存储器装置320的存储器群组315。例如，存储器群组315a包含n个存储器装置320a-0到320a-(n-1)。在一些情况下，个别存储器群组315表示测试设备的各自经配置以并行地测试多个存储器装置320的插口。存储器装置可被称为受测装置(dut)。在一些情况下，存储器群组315中的一者可表示包含多个存储器装置320的存储器模块(例如，dimm、hbm模块)。
42.个别存储器装置320可为包含延迟组件325(例如，参考图2所描述的延迟组件230)的存储器装置100的实例或包含所述存储器装置的各方面。出于对本发明技术的总体特征和原理的清楚说明，在图式300中省略存储器装置320的其它细节，例如参考图2所描述的命令解码器(例如，命令解码器215)和相关联组件(例如，多路复用组件240)以及信号(例如，输入信号220，启用信号235)。另外，每一存储器群组315耦合到电源335，所述电源将电流(和/或电压)供应到每一存储器群组315的存储器装置320。例如，存储器群组315a与电源335a耦合，使得存储器群组315a内的个别存储器装置320a连接到电源335a。
43.在高度并行测试环境中，可在多个dut之间共享一或多个测试资源，以便增加受并行测试的dut的量。此类测试资源可包含时钟引脚和/或对应信道、命令/地址(c/a)引脚和/或对应信道，等等。图式300说明了由两个或更多个存储器群组315共享的一或多个信道330。例如，由主机装置310生成的c/a信号集合可经由信道330与存储器群组315a到315j共享。另外，将c/a信号集合同时供应到存储器群组315内的所有dut——例如存储器群组315a内的dut 320a-0到320a-(n-1)同时接收c/a信号集合。
44.因此，在没有延迟组件325(或在其中编程的可变延迟)的情况下，存储器群组(例如，存储器群组315a)中的个别dut同时执行c/a信号集合中所包含的命令(例如，激活命
令)。在一些实施例中，个别电源335可能不能够供应对应存储器群组315中的n个dut所需的总电流，所述n个dut同时实行命令(例如，激活命令)。因此，n个dut的次优或不准确测试可能随之而来——例如由于未满足定时要求而引起的测试错误，从而通过将一或多个良好dut标识为故障而错误地降低dut良率。在一些情况下，可能需要减少存储器群组315内的dut 320的量，以缓解与瞬时、大量的电流(或功率)要求有关的问题。
45.本发明技术可通过将可变延迟引入到同时到达个别dut 320的命令来缓解此类问题。每一dut 320包含一或多个延迟组件325，其可经编程以在测试模式被激活时对命令产生可变延迟。以此方式，存储器群组315中的dut 320对命令的执行可在时间上交错——例如一或多个dut 320在与其它dut 320不同的时间执行命令。例如，主机装置310(例如，在高度并行测试环境中的测试器或由测试器运行的测试程序)可激活(例如，锁存)dut 320的测试模式，使得个别dut 320可激活启用信号(例如，en_1 235a、en_2235b)。另外，主机装置310(或结合主机装置310的dut 320)可将每一dut中的延迟组件325编程为具有针对命令的不同延迟——例如用延迟δ0编程延迟组件325a-0、用延迟δ1编程延迟组件325a-1、用延迟δ2编程延迟组件325a-2等。
46.以此方式，当存储器群组315(例如，存储器群组315a)中的dut 320同时接收命令(例如，预充电命令)时，个别dut 320可在不同时间根据在延迟组件325中编程的延迟而执行所述命令(例如，预充电命令)。因此，个别dut可在不同时间从公共电源(例如，电源335a)汲取必需的电流量，使得公共电源需要在任何给定时间提供到dut 320的总电流量可保持在公共电源的限制内。
47.仍参考图式300，当将存储器装置320组装到存储器模块(例如，dimm、hbm模块)中时，本发明技术还可利用延迟组件325实施对涉及存储器装置320的命令的可变延迟。例如，存储器群组(例如，存储器群组315a)可对应于包含多个存储器装置320a(例如，存储器装置320a-0到320a-(n-1))的hbm模块。另外，主机装置310可为与hbm模块(例如，存储器群组315a)耦合的存储器控制器或处理器。hbm模块的每一个别存储器装置320a包含延迟组件325以及经配置以存储延迟组件325的延迟的nvm组件。
48.在一些情况下，可在测试存储器装置320时确定存储器装置320的延迟。在一些情况下，可基于hbm模块的配置——例如hbm模块中的存储器装置320的量、在hbm模块内执行命令的存储器装置320的序列——而确定所述延迟。另外，存储器装置320的模式寄存器可经编程以指示命令与延迟相关联。在存储器装置320的初始化期间(例如，当hbm模块通电时)，个别存储器装置320可基于在模式寄存器中编程的指示而激活启用信号(例如，en_1 235a)。并且，每一个别存储器装置320可从其nvm组件检索针对命令的对应延迟，以将延迟组件325编程为包含对应延迟。
49.当hbm模块中的存储器装置320通过信道330同时从存储器控制器(例如，主机装置310)接收c/a信号集合时，存储器装置320可对来自所述c/a信号集合的命令(例如，刷新命令)进行解码，并且基于模式寄存器指示而确定命令与延迟相关联。因此，个别存储器装置320(或存储器群组315的一些存储器装置320)可在不同时间根据在延迟组件325中编程到命令(例如，刷新命令)的延迟而执行命令(例如，刷新命令)——例如跨不同存储器装置320在其本机环境中(在hbm模块中)交错地执行命令。
50.在一些实施例中，存储器装置320可在其中涉及存储器装置320的一或多个命令
(例如，刷新命令、预充电命令、激活命令)与延迟相关联的模式下操作。存储器装置320可确定在存储器装置320处从主机装置接收到的信号集合(例如，参考图2所描述的信号220)包含此类命令中的至少一个。随后，存储器装置320可在延迟之后基于在所述模式(即，一或多个命令与延迟相关联的模式)下操作的存储器装置320而执行命令。在一些实施例中，存储器装置320可设定存储器装置320的模式寄存器(例如，寄存器118、寄存器507)以指示所述模式。另外，存储器装置320可用延迟编程存储器装置320的延迟组件(例如，延迟组件230、延迟组件325)，使得所述延迟组件可保持命令不被执行直到延迟到期。
51.图4示出了说明根据本发明技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的定时图400。图式400描绘了参考图3所描述的图式300的存储器装置320的各种信号和/或活动。图式400包含对应于在包含多个存储器装置(例如，存储器装置320a)的存储器群组(例如，存储器群组315a)处接收到的命令的波形410。在一些情况下，波形410可表示当经由信道330的c/a信号集合到达存储器群组315时，耦合到存储器群组315的c/a引脚处的电压，所述c/a引脚继而连接到多个存储器装置320。
52.图式400还说明了与对应存储器装置(例如，存储器群组315a中的dut或存储器装置320a-0到320a-(n-1))相关联的波形415(例如，波形415a-0到415a-(n-1))。波形415象征性地表示一些时间段，在此期间对应存储器装置可执行与命令相关联的各种操作，并且可不对应于存储器装置320的特定引脚的任何特定电压或电流电平。例如，波形415中的向上转变可表示存储器装置响应于接收到命令而起始第一操作，并且波形415中的向下转变可表示存储器装置完成与命令相关联的最后操作。也就是说，波形415中的向上转变与向下转变之间的持续时间可对应于一时间段，在此期间存储器装置320处于活动状态以实行命令。
53.另外，图式400描绘了与对应存储器装置(例如，存储器装置320a-1到320a-(n-1))相关联的波形420(例如，波形420a-0到420a-(n-1))。在一些情况下，波形420对应于存储器装置320在实行命令的同时从公共电源(例如，电源335)汲取的电流的量。波形415包含峰值电流i(例如，峰值电流i0到i
n-1
)，其可能会在实行命令的一或多个阶段期间出现。例如，激活命令可需要存储器装置320将存储器阵列的字线的电压达到目标值。在一些情况下，字线可与大量存储器信元(例如，1,024个存储器信元)耦合且扩展到相当大的距离。因此，在一些情况下，由于与字线相关联的固有和/或寄生电容，使得字线的电压提高可能会引起从电源汲取的峰值电流i。一旦字线建立目标电压值，存储器装置320就可继续进行激活命令的后续阶段，所述阶段可能不会汲取与峰值电流i一样多的电流。
54.图式400说明了当个别存储器装置320实行命令时添加到命令的可变延迟(例如，δ0到δ
n-1
)。可变延迟可设计成使得个别存储器装置320所需的峰值电流i可及时地分布。以此方式，与电源的限制相关联的问题(例如，电源335a不能供应瞬时、大量的电流)可得到缓解。
55.举例来说，波形415a-0可表示当存储器装置320a-0在时间t0处接收到命令(例如，激活命令)时存储器装置320a-0在无延迟的情况下起始操作——例如相对于t0对应于零的δ0。此后，峰值电流i0出现在t0之后，如波形420a-0中所指示。就此而言，存储器装置320a-0可为在任何其它存储器装置(例如，存储器装置320a-1到320a-(n-1))之前执行命令(例如，激活命令)的第一存储器装置。在一些情况下，当存储器装置为在存储器群组的其它存储器装置之前执行命令的存储器群组的存储器装置中的一者时，可去激活存储器装置的延迟组
件以便不产生延迟(例如，等效于具有对应于零的δ0)。
56.类似地，波形415a-1可表示存储器装置320a-1在相对于时间t0的延迟(例如，对应于大于零的持续时间的δ1)之后的时间t1处起始操作——例如δ1相对于t0对应于非零值。此后，峰值电流i1出现在t1之后，如波形420a-1中所指示。也就是说，存储器装置320a-1在所流逝的持续时间(例如，对应于延迟δ1的持续时间)之后执行命令。以此方式，命令(例如，激活命令)可通过将可变延迟引入到命令而在时间上交错(例如，分布)，使得电源可能不需要支持两个或多个存储器装置320在执行命令(例如，激活命令)时在任何给定时间所需的两个或多个峰值电流。
57.如本文中所描述，主机装置可向存储器装置320提供针对某些命令(例如，激活命令、预充电命令、刷新命令)的可变延迟，以使得个别存储器装置320可继而根据针对所述命令的可变延迟而编程对应延迟组件325。例如，并行测试环境中的测试设备可激活针对存储器群组310a的存储器装置320a的测试模式并提供针对命令(例如，激活命令)的可变延迟——例如对应于0nsec的δ0、对应于25nsec的δ1、对应于50nsec的δ2等——使得存储器装置320a可相应地编程对应延迟组件325a。此后，当存储器群组315a在时间t0处接收到命令(例如，激活命令)时，存储器装置320a-0在无延迟(例如，对应于0nsec的δ0)的情况下执行命令，存储器装置320a-1在t0之后的25nsec执行命令(例如，对应于25nsec的δ1)，存储器装置320a-2在t0之后的50nsec执行命令(例如，对应于50nsec的δ2)。
58.如本文中所描述，针对某些命令(例如，刷新命令)的可变延迟可存储于存储器模块(例如，传递到终端用户的dimm和/或hbm模块)的存储器装置320的nvm组件(例如，nvm组件180)中。另外，存储器装置320的模式寄存器(例如，寄存器118)可被设定成指示命令与存储在nvm组件中的可变延迟相关联——即存储器装置320可存储某些命令的操作模式。因此，在一些情况下，存储器装置320可基于存储在其nvm组件中的可变延迟而编程对应延迟组件(例如，经配置以对刷新命令产生延迟的延迟组件230a)——例如作为存储器装置320的初始化过程的一部分。
59.例如，存储器装置320a-0可基于存储于其nvm组件中的可变延迟而经编程以在无任何延迟(例如，对应于0nsec的δ0)的情况下执行此类命令(例如，刷新命令)中的一者，存储器装置320a-1可经编程以在25nsec之后(例如，对应于25nsec的δ1)执行所述命令，存储器装置320a-2可经编程以在50nsec(例如，对应于50nsec的δ2)之后执行所述命令，等等。以此方式，当用于存储器模块的存储器控制器(其可能不知道在延迟组件中编程的可变延迟)向存储器模块发出此类命令(例如，刷新命令)中的一者时，存储器模块中的个别存储器装置基于在延迟组件中编程的对应可变延迟而执行所述命令(例如，刷新命令)——例如存储器装置320a-1在接收到命令后25nsec之后(例如，对应于25nsec的δ1)执行刷新命令，存储器装置320a-2在接收到命令后50nsec之后(例如，对应于50nsec的δ2)执行刷新命令，等等。
60.可变延迟可基于若干因素而确定，例如与包含多个存储器装置320的存储器群组315耦合的电源335的电流输送能力、对于不同命令可能不同的峰值电流出现的定时和/或峰值电流的量值、可能会或可能不会允许引入延迟的命令的性质，等等。例如，当电源能够在任何给定时间针对命令(例如，预充电命令)提供三(3)个峰值电流的总和时，可实施三(3)个延迟的群组——例如，第一组三(3)个存储器装置利用对应于0nsec的δ0执行预充电
命令，第二组三(3)个存储器装置利用对应于25nsec的δ1执行预充电命令，等等。在此类实例中，第一组和/或第二组中具有相同延迟的特定数目的存储器装置可基于命令的峰值电流的量值而不同——例如激活命令可包含比预充电命令更大的峰值电流，这可能需要减少每组中的存储器装置的数目(例如，两(2)个存储器装置，而不是三(3)个)。
61.在一些情况下，对于不同命令，延迟可不同。例如，预充电命令可触发对应于0nsec的δ0、对应于25nsec的δ1、对应于50nsec的δ2等序列，而刷新命令(可包含在比预充电命令更晚的定时出现的峰值电流)可触发不同的延迟序列，例如对应于0nsec的δ0、对应于40nsec的δ1、对应于80nsec的δ2，等等。另外或替代地，一些命令可经配置以包含测试环境和终端用户环境两者中的可变延迟(例如，刷新命令，针对所述刷新命令，存储器装置320可具有关于基于先前刷新命令的历史在何时执行刷新命令的一些灵活性)。相比而言，某些命令可仅包含测试环境中的可变延迟(例如，通常在读取和/或写入命令之前的激活命令和/或预充电命令)，因为存储器装置需要满足主机装置期望的某些速度和/或带宽要求。
62.本发明技术的数个实施例涉及将可变延迟添加到涉及存储器装置的某些命令，但本发明技术不限于此。例如，图3中所说明的dut可包含其它类型的半导体装置，例如处理器、微控制器、专用集成电路(asic)等。另外，图2说明了与命令(例如，与command_1225a相关联的延迟组件230a、与command_2 225b相关联的延迟组件230b等)相关联的延迟组件，但在一些实施例中，延迟组件可经配置以将延迟添加到两个或更多个命令。
63.图5是具有根据本发明技术的实施例配置的一或多个存储器装置500的系统501的框图。存储器装置500可为参考图1所描述的存储器装置100的实例或包含所述存储器装置的各方面。如图所示，存储器装置500包含主存储器502(例如，dram、nand快闪、nor快闪、feram、pcm等)和以可操作方式耦合到主机装置508(例如，上行中央处理器(cpu))的控制电路系统506。主存储器502可为参考图1所描述的存储器阵列150的实例或包含所述存储器阵列的各方面。另外，控制电路系统506包含参考图1所描述的各种组件的各方面。例如，控制电路系统506可包含命令/地址输入电路105、命令解码器115和tm控制电路175等的各方面。
64.主存储器502包含多个存储器单元520，其各自包含多个存储器信元。存储器单元520可以是个别存储器裸片、单个存储器裸片中的存储器平面、与硅穿孔(tsv)竖直地连接的存储器裸片的堆叠等。例如，在一个实施例中，存储器单元520中的每一个可由半导体裸片形成且与其它存储器单元裸片布置在单个装置封装中。在其它实施例中，多个存储器单元520可并置于单个裸片上和/或跨多个装置封装分布。在一些实施例中，存储器单元520还可细分为存储器区528(例如，存储体、存储排、信道、块、页等)。
65.存储器信元可包含例如经配置以永久地或半永久地存储数据的浮动栅极、电荷捕获、相变、电容式、铁电式、磁阻式和/或其它合适的存储元件。主存储器502和/或个别存储器单元520还可包含其它电路组件，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，以用于存取和/或编程(例如，写入)存储器信元和其它功能，例如用于处理信息和/或与控制电路系统506或主机装置508通信。尽管出于说明的目的在所说明的实施例中示出了某一数目的存储器信元、行、列、区和存储器单元，但存储器信元、行、列、区和存储器单元的数目可变化，且在其它实施例中，相比于所说明的实例中所示，在比例上可更大或更小。例如，在一些实施例中，存储器装置500可仅包含一个存储器单元520。替代地，存储器装置500可包含两个、三个、四个、八个、十个或更多个(例如，16
个、32个、64个或更多个)存储器单元520。尽管存储器单元520在图5中示出为各自包含四个存储器区528，但在其它实施例中，每一存储器单元520可包含一个、两个、三个、八个或更多个(例如，16个、32个、64个、100个、128个、256个或更多个)存储器区。
66.在一些实施例中，存储器装置500可包含寄存器507(其也可称为模式寄存器)，所述寄存器可经配置以存储涉及主存储器502的命令的操作模式。寄存器507可为参考图1所描述的寄存器118的实例或包含所述寄存器的各方面。操作模式可指示命令与延迟相关联——例如与延迟δ2相关联的刷新命令。在一些情况下，可设定寄存器507(例如，通过编程寄存器507的一或多个位)以指示可将延迟添加到命令，使得可在延迟之后执行所述命令。在一些实施例中，存储器装置500还可包含延迟组件515，其可为参考图2和3所描述的延迟组件230和/或延迟组件325的实例或包含所述延迟组件的各方面。延迟组件515可经配置以保持命令不被执行直到延迟到期。因此，存储命令的操作模式可基于对延迟组件515进行编程以包含延迟。
67.在一些实施例中，存储器装置500还可包含nvm组件516，其可为nvm组件180的实例或包含所述nvm组件的各方面。在一些情况下，所述nvm组件包含熔丝(或反熔丝)阵列，其经配置以在存储器装置500与电源断开连接时存储用于存储器装置500的各种信息。在一些情况下，所述延迟可存储在nvm组件516中。存储器装置500(结合506)可基于命令的操作模式而从nvm组件516检索延迟，使得存储器装置500可用所述延迟对延迟组件325进行编程。随后，当存储器装置500接收到命令时，存储器装置500可在已在延迟组件325中编程的延迟到期之后执行命令。
68.在一些实施例中，存储器装置500可为多芯片模块(例如，hbm模块)的一组存储器装置(图5中未示出)的一部分。在一些情况下，当存储器装置500在一组存储器装置中的一或多个存储器装置执行命令之后执行命令时，延迟可为大于零的持续时间(例如，25nsec、50nsec、75nsec等)。在一些情况下，延迟可不同于存储于一组存储器装置中的至少一个存储器装置中的另一延迟——例如在一组存储器装置之间时间上交错地执行命令。在一些情况下，当存储器装置在一组存储器装置中的其它存储器装置之前执行命令时，延迟可对应于零(例如，无延迟)。另外，当存储器装置在一组存储器装置中的其它存储器装置之前执行命令时，可去激活延迟组件515以使得不可将延迟添加到命令。
69.在一个实施例中，控制电路系统506可与主存储器502(例如，包含命令/地址/时钟输入电路系统、解码器、电压和定时发生器、输入/输出电路系统等)设置于同一裸片上。在另一实施例中，控制电路系统506可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)、存储器裸片上的控制电路系统等)，或其它合适的处理器。在一个实施例中，控制电路系统506可包含处理器，其经配置以执行存储在存储器中的指令以执行各种过程、逻辑流程以及例程以用于控制存储器装置500的操作，所述操作包含管理主存储器502以及处置存储器装置500与主机装置508之间的通信。在一些实施例中，控制电路系统506可包含嵌入式存储器，其具有用于存储例如行计数器、存储体计数器、存储器指针、所提取数据等的存储器寄存器。在本发明技术的另一实施例中，存储器装置500可不包含控制电路系统，且可实际上依赖于外部控制(例如，由主机装置508或由与存储器装置500分离的处理器或控制器提供)。
70.主机装置508可以是能够利用存储器用于临时或永久性存储信息的数个电子装置
中的任一个，或其组件。例如，主机装置508可为计算装置，例如台式计算机或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)、或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置508可为联网装置(例如，交换机、路由器等)或数字图像的记录器、音频和/或视频、车辆、电器、玩具或数个其它产品中的任一个。在一个实施例中，主机装置508可直接连接到存储器装置500，但在其它实施例中，主机装置508可间接连接到存储器装置(例如，经由网络连接或通过中间装置)。
71.在操作中，控制电路系统506可直接写入或以其它方式编程(例如，擦除)主存储器502的各种存储器区。控制电路系统506通过主机装置总线或接口510与主机装置508通信。在一些实施例中，主机装置508和控制电路系统506可通过专用存储器总线(例如，dram总线)通信。在其它实施例中，主机装置508和控制电路系统506可通过串行接口通信，所述串行接口例如串行附接的scsi(sas)、串行at附件(sata)接口、外围组件互连高速(pcie)或其它合适的接口(例如，并行接口)。主机装置508可将各种请求(呈例如分组或分组流的形式)发送到控制电路系统506。请求可包含读取、写入、擦除、传回信息和/或执行特定操作(例如，刷新操作、微调操作、预充电操作、激活操作、耗损均衡操作、垃圾收集操作等)的命令。在一些情况下，信号集合(例如，来自命令/地址(c/a)引脚和/或对应信道的信号)可用于传输此命令，并且控制电路系统506可对信号集合进行解码(例如，使用命令解码器115或215)以确定存储器装置500已接收到哪一命令。
72.图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图600。流程图600可为如参考图1到5所描述的存储器装置100(例如，命令/地址输入电路105、命令解码器115、tm控制电路175或其组合)和/或存储器装置500(例如，存储器装置500的控制电路系统506)可执行的方法的实例或包含所述方法的各方面。
73.所述方法包含从主机装置接收与涉及存储器装置的命令相关联的持续时间(框610)。根据本发明技术的一个方面，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令/地址输入电路(图5的命令/地址输入电路105)执行框610的接收特征。
74.所述方法进一步包含利用持续时间对存储器装置的延迟组件进行编程，其中延迟组件经配置以在于其中进行编程的持续时间内保持命令不被执行(框615)。根据本发明技术的一个方面，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令解码器(图1的命令解码器115)和/或测试模式控制电路(例如，图1的测试模式控制电路175)执行框615的编程特征。
75.所述方法进一步包含在利用持续时间对延迟组件进行编程之后从主机装置接收命令(框620)。根据本发明技术的一个方面，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令/地址输入电路(图5的命令/地址输入电路105)执行框620的接收特征。
76.所述方法进一步包含在持续时间流逝之后在存储器装置处执行命令(框620)。根据本发明技术的一个方面，在一些情况下，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令解码器(图1的命令解码器115)结合图1的地址解码器110和/或行解码器140执行框620的执行特征。
77.在一些实施例中，一组存储器装置包含存储器装置，并且所述一组存储器装置中的个别存储器装置耦合到公共电源(例如，图3的电源335)且经配置以同时接收命令。在一些实施例中，所述方法可进一步包含当存储器装置是在一组存储器装置中的其它存储器装置之前执行命令的一组存储器装置中的存储器装置中的一者时，去激活延迟组件。在一些实施例中，持续时间不同于与涉及一组存储器装置中的一或多个其它存储器装置的命令相关联的一或多个持续时间。在一些实施例中，利用彼此不同的对应持续时间对一组存储器装置中的个别存储器装置的延迟组件进行编程，其中对应持续时间涉及命令。
78.图7是说明根据本发明技术的实施例的操作存储器装置的方法的流程图700。流程图700可为如参考图1到5所描述的存储器装置100(例如，命令/地址输入电路105、命令解码器115、tm控制电路175或其组合)和/或存储器装置500(例如，存储器装置500的控制电路系统506)可执行的方法的实例或包含所述方法的各方面。
79.所述方法包含在其中涉及存储器装置的一或多个命令与延迟相关联的模式下操作存储器装置(框710)。根据本发明技术的一个方面，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令解码器(例如，图1的命令解码器115、图2的命令解码器215)和/或测试模式控制电路(例如，图1的测试模式控制电路175)执行框710的操作特征。
80.所述方法进一步包含确定在存储器装置处从主机装置接收到的信号集合包含命令中的至少一者(框715)。根据本发明技术的一个方面，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令解码器(例如，图1的命令解码器115、图2的命令解码器215)执行框715的确定特征。
81.所述方法进一步包含至少部分地基于在其中一或多个命令与延迟相关联的模式下操作存储器装置而在延迟之后在存储器装置处执行命令(框720)。根据本发明技术的一个方面，在一些情况下，可由如参考图1和5所描述的控制电路系统(例如，图5的控制电路系统506)或命令解码器(例如，图1的命令解码器115、图2的命令解码器215)结合图1的地址解码器110和/或行解码器140执行框720的执行特征。
82.在一些实施例中，所述方法可进一步包含设定存储器装置的模式寄存器以指示其中一或多个命令与延迟相关联的模式。在一些实施例中，所述方法可进一步包含利用延迟对存储器装置的延迟组件进行编程，所述延迟组件经配置以保持命令不被执行直到延迟到期。在一些实施例中，存储器装置包含在多芯片模块的一组存储器装置中，并且当存储器装置在执行命令的一组存储器装置中的一或多个存储器装置之后执行命令时，延迟对应于大于零的持续时间。在一些实施例中，存储器装置包含在多芯片模块的一组存储器装置中，并且延迟不同于存储于一组存储器装置中的至少一个存储器装置中的另一延迟。
83.应注意，上文描述的方法描述了可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
84.可以使用各种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可以将信号示出为单个信号；然而，本领域的普通技术人员将理解，所述信号可以表示信号总线，其中总
线可以具有多种位宽度。
85.本文所论述的包含存储器装置的装置可以形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底或裸片上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可以是绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。掺杂可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行。
86.本文所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。其它实例和实施方案在本公开和所附权利要求书的范围内。实施功能的特征也可以物理地位于各种位置处，包含分布以使得功能的各部分在不同物理位置处实施。
87.如本文中所使用且包含在权利要求书中的，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含性列表，使得例如a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。同样，如本文所使用，短语“基于”不应被理解为指代一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件a”的示例性步骤可基于条件a和条件b两者。换句话说，如本文所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。
88.从上文中应了解，本文中已出于说明的目的描述本发明的具体实施例，但可在不偏离本发明的范围的情况下进行各种修改。相反，在前述描述中，论述了许多特定细节以提供对本发明技术的实施例的透彻和启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未示出或未详细地描述通常与存储器系统和装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些特定实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。