一种低传输延时的同步整流驱动电路的制作方法

1.本发明属于电力电子变换技术领域，特别是一种低传输延时的同步整流驱动电路。


背景技术：

2.buck、boost、反激、正激等变换器因具有电路结构简单、控制技术成熟、小体积、低成本等优点，而广泛应用于各类功率变换场合，随着负载用电设备的功率及电流需求不断增大，变换器中整流二极管导通压降引起的损耗，已逐步成为变换器效率提升的主要限制因素。
3.采用同步整流技术，利用mosfet的沟道代替整流二极管导通，可以有效降低整流管的导通损耗，提升变换器效率。图1给出了副边采用同步整流控制的反激变换器，变换器主要由原边主开关管s
p
、功率变压器t1(其激磁电感为lm)，副边同步整流管sr和输出滤波电容co组成，图中v
in
为变换器输入电压，vo为输出电压，i
sr
为流入同步整流管sr源极的电流。
4.同步整流驱动电路一般通过检测同步整流管sr的漏源极两端电压差v
dsr
，判定零电压开通和零电流关断来产生sr的驱动控制信号v
gsr
，当v
dsr
低于开通阈值电压v
th_on
时，开通sr，当v
dsr
高于关断阈值电压v
th_off
时，关断sr。实际使用时，同步整流驱动电路在开通和关断sr的过程中，都存在一定的传输延时，即在检测到v
dsr
低于v
th_on
或者检测到v
dsr
高于v
th_off
后，需经过一定时间，才会控制v
gsr
输出高电平或者低电平，进而控制sr的通断。这些延时主要由同步整流驱动电路的实现逻辑和内部组成电路的执行时间决定。图2给出了常规同步整流驱动电路开通和关断过程的逻辑流程图，在开通过程中，同步整流驱动电路检测v
dsr
是否低于v
th_on
(步骤s101)，满足开通条件后(v
dsr
《v
th_on
)，依次清下拉锁存(步骤s102，用于避免同步整流驱动电路上拉和下拉管同时导通而导致内部短路损坏)、建立上拉电流(步骤s103)、上拉输出(步骤s104)，最终输出高电平，控制同步整流管sr导通；在关断过程中，同步整流驱动电路检测v
dsr
是否高于v
th_off
(步骤s201)，满足关断条件后(v
dsr
》v
th_off
)，依次禁止上拉电流(步骤s202，先于上拉管的关断时刻、可以减小驱动电路损耗)、清上拉锁存(步骤s203，用于避免同步整流驱动电路上拉和下拉管同时导通而导致内部短路损坏)、下拉输出(步骤s204)，最终输出低电平，控制sr关断。
5.由上述分析可知，同步整流驱动电路的总开通或总关断延时是由多个逻辑步骤实现电路的执行时间累加得到的。当开通或关断延时过大时，将显著影响变换器的性能，以图1所示副边同步整流控制的反激变换器为例，其在开通或关断延时过大时的关键点工作波形如图3所示。当开通延时过大时，如图3(a)所示，同步整流管sr在激磁电感电流峰值时刻导通，开通延时内sr的体二极管导通，由于体二极管导通压降远大于sr的沟道导通压降，会增大变换器损耗、降低效率；当关断延时过大时，如图3(b)所示，sr实际关断时，流入其源极电流为负、失去零电流关断特性，同时负电流会引入环流，进而增大电流应力，也会导致变换器损耗增加。同步整流驱动电路设计时可以通过利用高速器件，缩短各个逻辑步骤实现电路的执行时间，进而缩短总的开通或关断延时，但这会增大电路整体的功耗和成本。


技术实现要素：

6.本发明的目的在于针对现有技术存在的问题，提供一种低传输延时的同步整流驱动电路。
7.实现本发明目的的技术解决方案为：一种低传输延时的同步整流驱动电路，该电路包括下降沿检测电路、上拉电流控制电路、比较器cp1、反相器n1、单脉冲触发电路1、单脉冲触发电路2、rs触发器rs1、上拉管q1和下拉管q2；
8.同步整流管sr开通过程：下降沿检测电路检测同步整流管sr漏源极两端电压差v
dsr
的下降沿，产生上拉电流控制信号v
iu_setc
，上拉电流控制电路根据该信号v
iu_setc
建立上拉电流i
pu
，同时信号v
iu_setc
上升沿使能单脉冲触发电路1输出高电平脉冲，控制rs触发器rs1复位、关断下拉管q2，实现清下拉锁存；比较器cp1检测sr漏源极两端电压差v
dsr
是否满足开通条件，满足开通条件、即v
dsr
《v
th_on
后，比较器cp1输出高电平、开通上拉管q1，实现上拉输出，之后上拉电流i
pu
对sr的栅极电容进行充电，驱动控制信号v
gsr
建立高电平，开通同步整流管sr；
9.同步整流管sr关断过程：比较器cp1检测sr漏源极两端电压差v
dsr
是否满足关断条件，满足关断条件、即v
dsr
》v
th_off
后，比较器cp1输出低电平、关断上拉管q1，实现清上拉锁存；同时反相器n1输出高电平，其输出由低变高的上升沿使能单脉冲触发电路2输出高电平脉冲，控制rs触发器rs1置位、开通下拉管q2，实现下拉输出，之后下拉管q2对sr的栅极电容进行放电，驱动控制信号v
gsr
建立低电平，关断同步整流管sr。
10.进一步地，所述下降沿检测电路和上拉电流控制电路包括：电容c1、电阻r1、电阻r2和三极管q3，电容c1和电阻r2相串联后与三极管q3的基极相连，电容c1和电阻r2的公共端通过电阻r1连接同步整流驱动电路的供电电压v
cc
，三极管q3的发射极连接供电电压v
cc
，电阻r1两端电压为上拉电流控制信号v
iu_setc
，流出三极管q3集电极的电流为上拉电流i
pu
。
11.本发明与现有技术相比，其显著优点为：(1)利用下降沿检测提前建立上拉电流并实现清下拉锁存操作，检测同步整流管漏源极电压满足开通条件后可以立即上拉输出、实现开通，可以显著减小传输延时；(2)上拉电流受控于同步整流管漏源极电压下降沿，关断前自然到零，无需额外的禁止上拉电流操作，可以减小关断延时；(3)利用同步整流管栅极电容维持导通后的高电平，可以减小驱动电路功耗。
12.下面结合附图对本发明作进一步详细描述。
附图说明
13.图1为副边同步整流控制的反激变换器示意图。
14.图2为常规同步整流驱动电路开通和关断过程的逻辑流程图，其中图(a)为开通过程的逻辑流程图，图(b)为关断过程的逻辑流程图。
15.图3为延时过大对变换器性能影响的波形示意图，其中图(a)为开通延时过大对变换器性能影响的波形示意图，图(b)为关断延时过大对变换器性能影响的波形示意图。
16.图4为本发明同步整流驱动电路系统框图。
17.图5为本发明同步整流驱动电路开通和关断过程的逻辑流程图，其中图(a)为开通过程的逻辑流程图，图(b)为关断过程的逻辑流程图。
18.图6为本发明下降沿检测电路和上拉电流控制电路的一种具体实施例电路图。
19.图7为本发明同步整流驱动电路关键点工作波形图。
20.图8为本发明具体实施仿真波形图，其中图(a)为开通延时仿真波形图，图(b)为关断延时仿真波形图。
具体实施方式
21.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
22.本发明提出一种具有低传输延时的同步整流驱动电路，系统框图如图4所示，主要包括下降沿检测电路、上拉电流控制电路、比较器cp1、反相器n1、单脉冲触发电路1、单脉冲触发电路2、rs触发器rs1、上拉管q1和下拉管q2。图中vd和vs分别为同步整流管sr的漏极和源极电压，且有v
dsr
＝v
d-vs，v
iu_setc
为下降沿检测电路输出的上拉电流控制信号，i
pu
为上拉电流控制电路输出的上拉电流，v
iu_outc
为比较器cp1输出电压、也是上拉电流输出使能控制信号，v
gsr
为同步整流驱动电路输出的驱动控制信号。
23.结合图5所示的同步整流驱动电路开通和关断过程的逻辑流程图，对本发明所述同步整流驱动电路的工作原理进行简述：开通过程，下降沿检测电路检测同步整流管sr漏源极两端电压差v
dsr
的下降沿(步骤s301)，产生上拉电流控制信号v
iu_setc
，上拉电流控制电路根据该信号建立上拉电流i
pu
(步骤s302)，同时信号v
iu_setc
上升沿使能单脉冲触发电路1输出高电平脉冲，控制rs触发器rs1复位、关断下拉管q2，实现清下拉锁存(步骤s303)；比较器cp1检测sr漏源极两端电压差v
dsr
是否满足开通条件(步骤s304)，满足开通条件、即v
dsr
《v
th_on
后，比较器cp1输出高电平、开通上拉管q1，实现上拉输出(步骤s305)，之后上拉电流i
pu
对sr的栅极电容进行充电，驱动控制信号v
gsr
建立高电平，开通同步整流管sr。根据上述分析可知，与图2(a)所示常规方案相比，本发明所述同步整流驱动电路在开通过程中，通过下降沿检测方式建立上拉电流并清下拉锁存，在检测到v
dsr
满足开通条件后，仅需执行上拉输出这一个步骤，因此可以显著减小因逻辑步骤过多、执行时间累积而导致的传输延时。
24.关断过程，比较器cp1检测sr漏源极两端电压差v
dsr
是否满足关断条件(步骤s401)，满足关断条件、即v
dsr
》v
th_off
后，比较器cp1输出低电平、关断上拉管q1，实现清上拉锁存(步骤s402)；同时反相器n1输出高电平，其输出由低变高的上升沿使能单脉冲触发电路2输出高电平脉冲，控制rs触发器rs1置位、开通下拉管q2，实现下拉输出(步骤s403)，之后下拉管q2对sr的栅极电容进行放电，驱动控制信号v
gsr
建立低电平，关断同步整流管sr。由于所述同步整流驱动电路中上拉电流受控于sr漏源极两端电压差v
dsr
的下降沿，sr关断前该电流自然减小至零，无需进行额外的禁止上拉电流操作，也实现了关断过程逻辑流程的优化，可以减小传输延时。
25.图6给出了本发明所述同步整流驱动电路中下降沿检测电路和上拉电流控制电路的一种具体实施电路，由电容c1、电阻r1、电阻r2和三极管q3组成，图中v
cc
为同步整流驱动电路的供电电压，电阻r1两端电压为上拉电流控制信号v
iu_setc
，流出三极管q3集电极的电流为上拉电流i
pu
。
26.以图1所示反激变换器为应用对象，本发明所述同步整流电路的关键点工作波形如图7所示，图中i
lm
为流过激磁电感lm的电流，v
r_rs1
和v
s_rs1
分别为rs触发器rs1的r输入端
和s输入端电压，v
gq2
为rs触发器rs1的q输出端电压、也是下拉管q2的驱动控制信号。
27.结合反激变换器的工作原理，对本发明所述同步整流驱动电路的工作原理描述如下：在输入储能阶段，原边主开关管s
p
导通，输入电压v
in
施加于功率变压器t1的原边，激磁电感电流i
lm
线性上升，斜率为v
in
/lm，副边同步整流管sr漏源极两端电压差v
dsr
＝v
in
/n vo，其中n为功率变压器t1原边匝数相对副边匝数的比值，此时有v
dsr
》v
th_off
，比较器cp1输出低电平，上拉管q1关断；原边主开关管s
p
关断后，输入储能阶段结束，激磁电感电流i
lm
对sr漏源极间结电容进行放电，sr两端电压差从v
in
/n vo开始快速下降，由于电容c1两端电压不会突变，如图7所示，电阻r1和r2连接点处电压将相对于v
cc
产生一个快速下降沿，即电阻r1两端电压v
iu_setc
将产生一个快速上升沿，电压信号v
iu_setc
控制上拉电流i
pu
产生快速上升沿，且有
[0028][0029]
式中，β
q3
为三极管q3的电流放大倍数，，v
eb_on
为q3的发射极-基极压降，特别需要说明的是，实际应用时三极管q3可以由多级电流放大电路组成，例如多级级联的达林顿管，以提升总的电流放大倍数。
[0030]
同时，电压信号v
iu_setc
的上升沿使能单脉冲触发电路1输出高电平脉冲，rs触发器rs1复位、输出低电平，下拉管q2关断，实现清下拉锁存。
[0031]
当sr漏源极两端电压差v
dsr
下降至低于v
th_on
时，比较器cp1输出高电平，上拉管q1导通，上拉电流i
pu
对sr的栅极电容进行充电，驱动控制信号v
gsr
建立高电平，开通sr。在此过程中电容c1通过电阻r1放电，电阻r1两端电压v
iu_setc
逐步减小至零，上拉电流i
pu
也逐步减小至零，但由于sr的栅极电容的作用，驱动控制信号v
gsr
可以维持高电平、使得sr保持导通状态。
[0032]
同步整流管sr导通后，变换器进入能量传输阶段，激磁电感lm向负载传递能量，激磁电感电流i
lm
线性下降，斜率为-n
·vo
/lm，此时sr漏源极两端电压差v
dsr
＝-i
sr
×rds_on
，其中r
ds_on
为sr的沟道导通电阻，且有i
sr
＝n
·ilm
，则随着激磁电感电流i
lm
的减小，sr漏源极两端电压差v
dsr
增大，当增大至大于v
th_off
时，比较器cp1输出低电平，上拉管q1关断，实现清上拉锁存，由于上拉电流i
pu
已减小至零，可以不需要额外进行禁止上拉电流操作。同时反相器n1输出高电平，其由低变高的上升沿使能单脉冲触发电路2输出高电平脉冲，控制rs触发器rs1置位、输出高电平，开通下拉管q2，对sr的栅极电容进行放电，驱动控制信号v
gsr
建立低电平，关断同步整流管sr。之后电压v
dsr
上升，比较器cp1输出维持低电平，下拉管q2维持导通，驱动控制信号v
gsr
维持低电平，同步整流管sr保持关断状态。
[0033]
为进一步验证本发明所述同步整流驱动电路的有效性，图8给出了具体实施例的仿真结果，可以看出同步整流驱动电路的开通延时约3.4ns、关断延时约4.1ns，都非常小，可见本发明通过开通/关断逻辑的优化，实现了延时的减小，可以减小体二极管导通时间，并避免出现过大的负电流。
[0034]
以上显示和描述了本发明的基本原理、主要特征及优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。