制造模拟集成电路的方法及系统、产生布局的方法与流程

1.本揭露的实施例是关于一种制造模拟集成电路的方法与系统以及产生集成电路的布局的方法，且特别是关于一种自动产生模拟集成电路的子单元的方法及系统。


背景技术：

2.在过去的几十年中，半导体制造工业已经受到对较高效能(例如，增加处理速度、记忆体容量等)、收缩外形尺寸、延长电池寿命、及降低成本的持续需求的驱动。回应于此需求，本行业已经持续地减小了半导体元件部件的大小，使得现代集成电路(ic)元件可包含在单个半导体晶粒上布置的数百万或数十亿的半导体元件。
3.因此，集成电路非常复杂。为了确保ic正常且可靠地工作，并且可以可接受的良率生产，ic的设计必须满足某些约束或设计规则。设计规则定义了ic的各种参数。示例设计规则包括各种部件(例如，阱、晶体管)的最小宽度、最小间隔要求、栅极长度、单元高度、及其他几何约束。
4.归因于设计及制造制程的复杂性，以及更快速地生产设计的市场压力，自动化设计工具广泛地用于设计制程中。然而，一些设计制程仍需要人工操作，并且归因于在设计制程期间发生的设计改变，必须重复地执行一些此等人工操作。


技术实现要素：

5.本揭露提供一种制造模拟集成电路的方法包括通过处理装置接收模拟集成电路的多个元件规格；通过处理装置接收模拟集成电路的分割信息；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟集成电路的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟集成电路的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置。通过处理装置在第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；通过处理装置在所述多个第二切割位置处切割临时布局以产生多个子单元；通过处理装置合并所述多个子单元以产生模拟集成电路的布局图。
6.本揭露另提供一种制造模拟集成电路的系统包括处理装置及可操作地连接到处理装置的储存装置。储存装置储存多个指令。当由处理装置执行时，所述多个指令导致执行多个操作。所述多个操作包括：接收模拟集成电路的多个元件规格；接收模拟集成电路的分割信息；基于所述多个元件规格及分割信息，决定在模拟集成电路的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，决定在模拟集成电路的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置；在所述多个第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；在所述多个第二切割位置处切割临时布局以产生多个子单元；及合并所述多个子单元以产生模拟集成电路的合并布局图。
7.本揭露另提供一种产生布局的方法包括：通过处理装置接收模拟单元的多个元件
规格；通过处理装置接收模拟单元的分割信息；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟单元的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟单元的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置；基于所述多个第一切割位置及所述多个第二切割位置，通过处理装置将模拟单元分割为多个子单元；通过处理装置验证每个子单元；通过处理装置使用所述多个子单元来产生集成电路的布局。
附图说明
8.本揭示的态样通过以下详细描述结合附图最佳地理解，其中相同的元件符号代表相同的结构元件。注意到，附图中的各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
9.图1描绘了根据一些实施例的示例设计制程的流程图；
10.图2示出了根据一些实施例的产生子单元的示例方法的流程图；
11.图3描绘了根据一些实施例的可以用于接收元件规格及/或元件布局的示例使用者界面；
12.图4a至图4c示出了根据一些实施例的图2所示的方块204及206中的操作；
13.图5描绘了根据一些实施例的图2所示的方块204及206中的操作；
14.图6示出了根据一些实施例的布局的示例分割；
15.图7a至图7c描绘了根据一些实施例的示例第一子单元要求；
16.图8a至图8d示出了根据一些实施例的示例第二子单元要求；
17.图9a至图9d描绘了根据一些实施例的示例第三子单元要求；
18.图10a至图10b示出了根据一些实施例的示例第四子单元要求；
19.图11描绘了根据一些实施例的适用于产生子单元并且设计集成电路的示例系统；
20.图12示出了制造集成电路的示例方法的流程图；以及
21.图13描绘了根据一些实施例的示例集成电路制造系统及制造流程的方块图。
22.【符号说明】
23.100:方块
24.102:方块
25.104:方块
26.106:方块
27.108:方块
28.200:方块
29.202:方块
30.204:方块
31.206:方块
32.208:方块
33.210:方块
34.212:方块
35.300:使用者界面
36.302:显示器
37.304:输入元件
38.306:视图元件
39.308:保存元件
40.310:面板
41.312:面板
42.400:布局
43.402:切口
44.404:临时布局
45.406:切口
46.408:子单元
47.500:第一主动扩散区域
48.502:第二主动扩散区域
49.504:聚硅线
50.506:金属层
51.508:电力线
52.510:电力线
53.512a:触点
54.512b:触点
55.514:第一子单元
56.516:第二子单元
57.518:第三子单元
58.600:非最终布局
59.602:子单元
60.604:子单元
61.606:子单元
62.608:子单元
63.610:子单元
64.612:子单元
65.700:外壳
66.702:od区域
67.704:扩展或距离
68.706:扩展
69.708:模拟单元
70.710:切口
71.712:子单元
72.714:延伸的鳍边界
73.800:子单元
74.802:子单元
75.804:布局
76.806:子单元
77.808:子单元
78.810:圆形区域
79.900:模拟单元
80.902:子单元
81.904:虚线
82.906:虚线
83.908:位置
84.910:末端
85.912:模拟单元
86.914:位置
87.916:子单元
88.1000:切口
89.1002:切口
90.1004:切口
91.1006:布局
92.1008:子单元
93.1010:子单元
94.1012:金属条带
95.1014:第一区段
96.1016:第二区段
97.1018:位置
98.1020:位置
99.1022:切口
100.1024:切口
101.1026:切口
102.1028:布局
103.1030:子单元
104.1032:子单元
105.1034:金属条带
106.1036:第一区段
107.1038:第二区段
108.1040:位置
109.1042:位置
110.1044:边缘
111.1046:边缘
112.1100:系统
113.1102:处理装置
114.1104:非暂时性计算机可读取储存媒体/储存装置
115.1106:可执行指令
116.1108:制造工具
117.1110:总线
118.1112:输入/输出(i/o)接口
119.1114:网络接口
120.1116:网络
121.1118:单元程序库
122.1120:i/o装置
123.1122:使用者界面(ui)
124.1300:ic制造系统
125.1302:设计室
126.1304:遮罩室
127.1306:ic制造商/生产商
128.1308:待制造的ic
129.1310:ic设计布局图
130.1312:遮罩数据准备
131.1314:遮罩制造
132.1316:遮罩
133.1318:晶圆制造
134.1320:半导体晶圆
具体实施方式
135.以下揭示内容提供许多不同的实施例或实例，用于实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
136.另外，为了便于描述，本文可使用空间相对性术语(诸如“下面”、“之下”、“下部”、“之上”、“上方”、“下方”、“上部”、“顶部”、“底部”、“前面、“后面”、及类似者)来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了图中描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。因为各个实施例中的部件可以定位在多个不同的定向中，方向术语仅出于说明目的而使用且不以任何方式限制。当结合集成电路、半导体元件、或电子元件的层使用时，方向术语意欲应被在广义上理解，并且由此不应当将其解释为排除存在一或多个中间层或其他中间特征或元件。因此，在本文中描述为在另一层上、上方、或下方形成，或者在另一层上、上方、或下方设置的给定层可通过一或多个额外层来与后续层分离。
137.本文揭示的实施例提供了用于自动地产生集成电路的非最终布局(non-final layout)的子单元(sub-cells)的技术。集成电路通常使用单元(cells)来构造，其中一个单元可以含有一电路的一些或全部或一部件。模拟单元(analog cell)是其中一些或全部单元包括模拟电路或模拟部件的单元。模拟单元亦称为p单元(pcell)(参数化(parameterized)单元)，其中模拟单元的一或多个参数为可定义的(definable)(例如，多个参数值可以变化)。在一个实施例中，集成电路的非最终布局中的一些或全部单元是用模拟单元来构造。
138.本文揭示的实施例涉及用于将一个模拟单元分割为多个子单元的技术。分割是将模拟单元的布局分解(decomposes)为较小的多个子电路或“子单元(sub-cells)”的制程。将模拟集成电路的非最终布局或模拟单元分割为多个子单元。分割的多个子单元可以通过执行设计规则检查(design rule checking，drc)、布局与示意图(layout vs.schematic，lvs)验证、及/或布局与布局(layout vs.layout，lvl)验证来验证。自动制程减少了产生多个子单元所需的时间量，特别是在集成电路的非最终布局及/或设计规则频繁改变的情况下。在一些实施例中，将经验证的多个子单元包括在程序库(library)中，此程序库可是可以在集成电路的后续设计中被使用的制程设计套组的部分。
139.此等及其他实施例在下文参考图1至图13论述。然而，熟悉此项技术者将容易了解，本文关于此等附图给出的详细描述是仅出于解释的目的并且不应当理解为限制。
140.图1描绘了根据一些实施例的示例设计制程的流程图。尽管图1结合模拟集成电路描述，在其他实施例中，制程可以用于多个模拟单元。最初，如方块100所示，接收模拟集成电路的元件规格。元件规格定义模拟集成电路的一或多个参数。示例参数包括但不限于单元类型(cell type(s))、各种部件(例如，阱(wells)、晶体管)的最小宽度、最小间隔要求、栅极长度、单元高度、鳍的数量(number of fins，nfin)、指状物(fingers)的数量(例如，晶体管的数量)、及其他几何约束(geometric constraints)。
141.接下来，如方块102所示，基于元件规格产生多个子单元。每个子单元是模拟集成电路的较小电路或部件。在一个实施例中，全部子单元构成(constitute)模拟集成电路。产生多个子单元的示例制程结合图2至图3与图4a至图4c更详细描述。多个子单元随后在方块104处验证。在一个实施例中，多个子单元的验证包括设计规则检查(drc)、布局与示意图(lvs)验证、及布局与布局(lvl)验证中的一或多个。
142.一旦验证了多个子单元，建立多个子单元的程序库，或用经验证的多个子单元来更新现有程序库(方块106)。子单元程序库可以用于开发及设计其他集成电路及/或模拟单元。随后在方块108处检查及/或测试模拟集成电路的最终布局(final layout)的品质控制及可制造性(manufacturability)。
143.图2示出了根据一些实施例的产生多个子单元的示例方法的流程图。尽管图2结合模拟集成电路描述，但在其他实施例中，制程可以用于多个模拟单元。最初，如方块200所示，接收关于模拟集成电路的布局的数据。数据包括模拟集成电路的布局、以及元件规格中的一些或全部信息(参见图1中的方块100)。例如，此信息设置参数诸如单元类型、栅极长度、n鳍数量、间隔最小值及类似者。在一个示例实施例中，在由计算机辅助设计软件(computer aided design software)建立的图形设计系统(graphic design system，gds)文件中含有数据。
144.接下来，如方块202所示，接收模拟单元的布局的分割信息(partition information)。分割信息关于分割布局中的多个子单元。分割信息可以包括信息诸如单元名称(cell name)(例如，单元类型)、针对一个方向的切割位置/距离、及针对另一方向的切割位置/距离。在一个实施例中，分割信息储存在由分割布局的计算系统接收的文件中(例如，参见图11及图12)。文本文件(text file)是在方块202处接收的文件的实例。使用者界面可以在计算系统的显示器上提供，此显示器呈现机制或输入元件以提交(submit)分割信息。此外，使用者界面允许快速且简单地修改分割信息。结合图3更详细描述示例使用者界面。
145.当分割模拟集成电路的布局时，决定一或多个切割位置并且在一或多个决定的位置处沿着第一方向切割布局以产生临时布局(方块204)。在方块206处，决定一或多个其他切割位置并且在一或多个决定的位置处沿着第二方向在临时布局中产生切口以产生分割的多个子单元。在一个实施例中，第一方向是水平方向(例如，x方向)并且第二方向是垂直方向(例如，y方向)，并且每个切口由开始点及结束点来规定(例如，规定切口的距离)。切口的数据可以在分割操作之前或之后保存。表1提供了定义在布局中待产生的切口的分割信息的非限制性实例。
146.表1
[0147][0148][0149]
接下来，如方块208所示，对分割的多个子单元执行品质控制操作。品质控制制程包括但不限于设计规则检查(drc)、布局与示意图(lvs)验证、及布局与布局(lvl)验证中的一或多个。随后将分割的多个子单元合并以产生模拟集成电路的合并布局(方块210)。实质上，多个子单元的合并构成或重新形成模拟集成电路的布局。在方块212处检查及/或测试合并布局的品质控制及可制造性以产生模拟集成电路的最终布局。
[0150]
图3描绘了根据一些实施例的可以用于接收元件规格及/或元件布局的示例使用者界面。在一个实施例中，在图1中的方块100处接收元件规格及元件布局，并且元件规格在图2中的方块200处输入。示例使用者界面300在计算装置(例如，图11中的计算系统1100)的显示器302上显示。使用者界面300包括输入元件304、视图元件(view element)306、及保存元件308。输入元件304使得使用者能够向计算机辅助设计程序(computer assisted design program)或自动设计工具(例如，图11中的指令1106)输入信息(诸如元件布局及元件规格)。输入元件304可以实现为任何适宜的输入元件，此输入元件允许使用者向计算系统输入或提交信息。例如，输入元件304可以是下拉式选项单，此下拉式选项单使得使用者能够选择要输入(例如，上传)的文件、列表框(list box)、文本框(text box)、或其中使用者可以拖放(drag and drop)要提交的信息的输入区。
[0151]
使用者可以通过选择或启动视图元件306来视图提交的信息。回应于启动视图元件306，信息可以在使用者界面300内的面板310中呈现。或者，信息可以在面板312中呈现，
corner，bgc)、边界保护垂直(boundary guarding vertical，bgv)、边界保护水平(boundary guarding horizontal，bgh)、tap、cp280(具有规定单元高度(图示了cp280的示例单元高度)的pmos)、及cn280(具有规定单元高度(cn280的示例单元高度)的nmos)。将bgc子单元类型定义为具有6至10个聚硅线的多个p/n单元。将bgv子单元类型定义为具有6至10个聚硅线的多个p/n单元。将bgh子单元类型定义为多个p/n单元，其中bghd(边界保护水平边缘)具有一个聚硅线，bghi(在ggh中具有pode层的边界保护水平)具有一个聚硅线，并且bghf(可以设置为多个聚硅的边界保护水平)具有一或多个聚硅线。将tap子单元类型定义为具有6至10个聚硅线的多个p/n单元。将cp280子单元类型定义为具有poded(在连接到bgv的act的od边缘上的聚硅)、pode、cnod(连续氧化物扩散)、及act的p单元。poded具有一个聚硅线，pode具有一个聚硅边缘od，cnod具有一个聚硅线而无pode，并且act具有一个聚硅线。将cn280子单元类型定义为具有poded、pode、cnod、及act(与具有cp280子单元类型相同)的n单元。其他实施例不限于单元类型及子单元类型的此等定义。单元类型及子单元类型可以用任何适宜的定义来定义。
[0160]
图6示出了根据一些实施例的布局的示例分割。如图所示，集成电路的非最终布局600包括在非最终布局600的拐角处的四个bc单元类型、在非最终布局600的顶部及底部边缘处的两个bh单元类型(在bc单元类型之间)、及在非最终布局600的每个侧边缘(例如，左及右边缘)处的两个bv单元类型(在bc单元类型之间)。tap单元类型在非最终布局600的中心的两个act单元类型之间设置(在bc、bh、及bv单元类型之间)。
[0161]
将非最终布局600分割为六个子单元602、604、606、608、610、612。子单元602是从顶部bh单元类型分割的bgh子单元类型。子单元604是从非最终布局600的左上角处定位的bc单元类型分割的bgc子单元类型。子单元606是从非最终布局600的左侧处定位的bv单元类型分割的bgv子单元类型。子单元606包括p型区域(p_bgv)及n型区域(n_bgv)。
[0162]
子单元608是从两个act单元类型及非最终布局600中的顶部及底部bh单元类型之间定位的tap单元类型分割的tap子单元类型。子单元610、612是从tap单元类型与右侧bv单元类型之间定位的act单元类型分割的act子单元类型。子单元610包括poded、pode、及cnod。子单元612包括act。其他实施例不限于图6所示的布局、单元类型、及子单元类型。任何适宜的布局、单元类型、及子单元类型可以用在其他实施例中。
[0163]
图7a至图7c描绘了根据一些实施例的示例第一子单元要求。子单元要求是从顶部单元(top cell)(例如，模拟集成电路布局)切割子单元的要求。每一个子单元需要用于制程设计套组(process design kit，pdk)的栅格。主动扩散区域(例如，氧化物扩散(oxide diffusion，od)区域)具有鳍边界外壳要求(fin boundary enclosure requirement)。在所示出的实施例中，鳍边界外壳要求由方程式0.056 0.028*n定义。鳍边界外壳方程式是基于模拟ic的设计规则手册，并且变数“n”是等于或大于零的数值。设置变数“n”的值以产生主动扩散区域的给定大小。其他实施例可以定义具有不同方程式的鳍边界外壳要求。
[0164]
图7a图示了关于od区域702的外壳700。外壳700不关于od区域702对称，因为在od区域702的一侧(例如，左侧)上，外壳700从od区域702延伸一扩展或距离704，并且在od区域的相对侧(例如，右侧)上，外壳700从od区域702延伸一扩展706，其中706大于704。扩展706在od区域702的彼侧上延伸鳍边界。
[0165]
图7b图示了沿着第一方向(例如，x方向)具有切口710的布局的模拟单元708。从模
拟单元708(图7c)形成的子单元712具有延伸的鳍边界714。在图7c中，延伸的鳍边界714从0.039延伸到0.056。在其他实施例中，延伸的鳍边界714可以延伸达任何给定的扩展或距离。
[0166]
图8a至图8d示出了根据一些实施例的示例第二子单元要求。实例在水平方向(例如，x方向)上提供两个子单元。图8a及图8b图示了启用切割金属扩散(metal-to-diffusion，md)层(cmd)的两个子单元800、802。当每个子单元800、802通过设计规则检查时，两个子单元800、802可以在布局804中抵靠彼此(参见图8b)。
[0167]
图8c及图8d描绘了禁用cmd的子单元806及启用cmd的子单元808。当针对子单元808禁用cmd并且两个子单元806、808彼此抵靠时，在一些情况下，禁用的cmd可以产生cmd drc错误(在图8c中的圆形区域810中高亮的drc错误)。由此，延伸针对子单元808的cmd长度的长度(参见图8d)，因此cmd的末端位置在两个md层之间(例如，在两个md层之间的中部)定位。。
[0168]
图9a至图9d描绘了根据一些实施例的示例第三子单元要求。集成电路中的聚硅线可以具有不同长度，亦称为栅极长度。例如，栅极长度可以是六(6)纳米nm、二十(20)nm、三十六(36)nm、及五十四(54)nm。在一些实施例中，基于特定栅极长度(例如，6nm)，一或多个cmd位置与切口po(聚硅)层(cpo)的末端对准。
[0169]
图9a及图9b提供了其中cmd位置与cpo的末端对准的实施例。在所示出的实施例中，cmd是在垂直方向(例如，y方向)上。如先前提及，针对特定栅极长度，cmd位置与cpo的末端对准。例如，图9a描绘了模拟单元900，并且图9b图示了由于分割模拟单元900而产生的子单元902。虚线904、906图示了cmd的位置908与cpo的末端910对准。
[0170]
在其他实施例中，基于栅极长度，在模拟单元中的cmd位置在子单元中维持。例如，当栅极长度是20nm或54nm时可以维持cmd位置。图9c示出了为bc单元类型的模拟单元912。cmd在模拟单元中的位置914处定位。当分割模拟单元900以产生子单元916时，将cmd的位置维持在位置914处。
[0171]
图10a至图10b示出了根据一些实施例的示例第四子单元要求。在所示出的实施例中，针对切割金属层0(m0)的位置不同。图10a图示了m0(cm0a)的切割颜色a的位置，而图10b图示了m0(cm0b)的切割颜色b的位置。在图10a中，切口1000、1002、1004沿着模拟单元的布局1006中的一个方向(例如，y方向)产生。切口1000、1002、1004产生子单元1008及子单元1010。切口1002切割金属条带1012，使得在m0层中的金属条带1012的第一区段1014在子单元1008中定位并且金属条带1012的第二区段1016在子单元1010中定位。如图所示，在子单元1008中的位置1018对应于在模拟单元中的金属条带1012的位置，并且在子单元1010中的位置1020对应于在模拟单元中的金属条带1012的位置。位置1018、1020紧邻切口1002。
[0172]
在图10b中金属条带1034的第一区段1036及第二区段1038的位置1040、1042与图10a中的位置1018、1020不同。在一个实施例中，基于drc规则，位置1040、1042与位置1018、1020不同。在图10b中，切口1022、1024、1026沿着模拟单元的布局1028中的一个方向(例如，y方向)产生。切口1022、1024、1026产生子单元1030及子单元1032。切口1024切割m0层中的金属条带1034，使得金属条带1034的第一部分1036在子单元1030中定位并且金属条带1034的第二部分1038在子单元1032中定位。如图所示，子单元1030中的位置1040对应于图10a中的位置1020，并且子单元1032中的位置1042对应于图10a中的位置1018。位置1040、1042不
紧邻切口1024。而是，位置1040、1042在与紧邻切口1024的边缘1046相对的子单元1030、1032的边缘1044处定位。
[0173]
在一些实施例中，模拟集成电路的设计通过计算机系统提供，此计算机系统诸如电子计算机辅助设计(electronic computer-aided design，ecad)系统。ecad工具及方法促进在半导体基板(或其他适宜基板)上的模拟集成电路中的电路及/或部件的设计、分割、及放置。ecad制程通常包括将模拟集成电路的行为描述转化为功能描述，随后将此功能描述分解为逻辑功能并且映射到实现逻辑或其他电子功能的单元中。如先前描述，此种单元可在单元程序库中定义及储存。一旦映射，执行合成以将结构设计转化为实体布局。在一些实例中，设计可是最佳化的后布局。
[0174]
图11描绘了根据一些实施例的适用于产生子单元及设计集成电路的示例系统。设计制程可通过计算机系统实现，诸如ecad系统。本文揭示的用于设计(例如，布局)方法的一些或全部操作能够作为设计程序的部分执行，此设计程序在设计室(诸如，下文结合图13论述的设计室1302)中执行。
[0175]
在一些实施例中，系统1100包括自动放置及路由(automated place and route，apr)系统。在一些实施例中，系统1100包括处理装置1102及非暂时性计算机可读取储存媒体1104(“储存装置”)。处理装置1102是任何适宜的一或多个处理装置。示例处理装置包括但不限于中央处理单元、微处理器、分散式处理系统、特殊应用集成电路、图形处理单元、现场可程序化门阵列、或其组合。
[0176]
储存装置1104可用例如计算机程序码(例如，可执行指令1106的集合)编码或储存此计算机程序码。通过处理装置1102执行可执行指令1106表示(至少部分)ecad工具，此ecad工具实现本文描述的方法的一部分或全部以产生结构设计及本文揭示的ic。另外，可包括用于ic的布局及实体实现方式的制造工具1108。在一或多个实施例中，储存装置1104是非暂时性电子、磁性、光学、电磁、红外、及/或半导体系统(或者设备或装置)。例如，储存装置1104包括半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(ram)、只读记忆体(rom)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，储存装置1104包括压缩磁盘-只读记忆体(cd-rom)、压缩磁盘-读/写(cd-r/w)、及/或数字视频光盘(dvd)。
[0177]
处理装置1102经由总线1110可操作地连接到储存装置1104。处理装置1102亦通过总线1110可操作地连接到输入/输出(i/o)接口1112及网络接口1114。网络接口1114可操作地连接到网络1116，使得处理装置1102及储存装置1104能够经由网络1116连接到外部元件。在一或多个实施例中，网络1116说明任何类型的有线及/或无线网络，诸如网内网络及/或分散式计算网络(例如，网际网络)。
[0178]
网络接口1114允许系统1100经由网络1116与其他计算或电子元件(未图示)通讯。网络接口1114包括无线网络接口及/或有线网络接口。示例无线网络接口包括bluetooth、wifi、wimax、gprs、或wcdma。示例有线网络接口包括ethernet、usb、或ieee-1364。在一或多个实施例中，本文揭示的一些或全部制程及/或方法经由网络1116在分散式系统中实施。
[0179]
处理装置1102用以执行在储存装置1104中编码的可执行指令1106，以导致系统1100可用于执行一些或全部本文描述的制程及/或方法。例如，电子设计应用(例如，在ecad系统中或作为独立应用)可以用以执行图1至图10所示的方法及技术。给定集成电路的复杂性，并且由于集成电路包括数千、数百万、或数十亿部件，人类大脑无法执行图1至图10中描
绘的方法及技术。不同于人类大脑，电子设计应用能够执行与图1至图10相关联的操作。
[0180]
在一或多个实施例中，储存装置1104储存可执行指令106，此等可执行指令用以导致系统1100可用于执行一些或全部制程及/或方法。在一或多个实施例中，储存装置1104亦储存促进执行制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存装置1104储存单元程序库1118，此单元程序库包括(至少部分)标准及/或先前设计的单元。
[0181]
i/o接口1112可操作地连接到i/o装置1120。在一或多个实施例中，i/o装置1120包括用于将信息及命令通讯到处理装置1102的图像捕获装置、麦克风、扫描器、键盘、小键盘、鼠标、轨迹板、触控式屏幕、及/或游标方向键中的一或多个。i/o装置1120亦可包括一或多个显示器、一或多个扬声器、印刷机、耳机、触觉或触觉反馈元件、及类似者。
[0182]
系统1100用以经由i/o接口1112接收信息。经由i/o接口1112接收的信息包括下列中的一或多者：指令、数据、设计规则、单元程序库、及/或用于由处理装置1102处理的其他参数。将信息经由总线1110传递到处理装置1102。系统1100用以经由i/o接口1112接收关于使用者界面(ui)的信息。信息储存在储存装置1104中作为ui 1122或用于在ui 1122中呈现。
[0183]
在一些实施例中，将制程及/或方法的一部分或全部实施为由处理装置(例如，处理装置1102)执行的独立式软件应用(例如，eda)。在一些实施例中，将制程及/或方法的一部分或全部实施为软件应用，此软件应用是额外软件应用的一部分。在一些实施例中，将制程及/或方法的一部分或全部实施为到软件应用的插件。在一些实施例中，将制程及/或方法中的至少一个实施为软件应用，此软件应用为eda工具的一部分。在一些实施例中，将制程及/或方法的一部分或全部实施为软件应用，此软件应用由系统1100使用。在一些实施例中，包括标准及/或先前设计的单元的布局图使用诸如获自cadence design systems,inc.的virtuoso的工具或另一适宜布局产生工具来产生。
[0184]
在一些实施例中，将制程实现为在非暂时性计算机可读取记录媒体(例如，储存装置1104)中储存的程序的功能。非暂时性计算机可读取记录媒体的实例包括但不限于外部/可移除及/或内部/内置储存或记忆体单元，例如，下列中的一或多者：光盘(诸如dvd)、磁盘(诸如硬盘)、半导体记忆体(诸如rom、ram、记忆卡)、及类似者。
[0185]
如上文提及，系统1100的实施例可包括制造工具303，此等制造工具用于实施在储存装置1104中储存的制程及/或方法。例如，合成可对设计执行，其中通过将设计与选自单元程序库1118的单元进行匹配将设计所期望的行为及/或功能转换为功能等效逻辑栅极位准电路描述。合成导致功能等效逻辑栅极位准电路描述，诸如栅极位准网络连线表。基于栅极位准网络连线表，可产生用于通过制造工具1108制造模拟集成电路的光微影遮罩。结合图13揭示元件制造的另外态样，图13是根据一些实施例的集成电路制造系统以及与其相关联的制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1300制造下列中的至少一者：(a)一或多个半导体遮罩；或(b)在半导体集成电路层中的至少一个部件。
[0186]
图12示出了制造模拟集成电路的示例方法的流程图。最初，如方块1200所示，接收模拟集成电路的布局图。在一些实施例中，布局图使用图1至图10所示的一或多个操作产生。例如，布局图可以是在图2中的方块212处产生的最终布局图。基于接收的布局图，在方块1202处制造模拟集成电路。
[0187]
图13描绘了根据一些实施例的示例集成电路制造系统及制造流程的方块图。ic制
造系统1300包括实体，诸如设计室1302、遮罩室1304、及ic制造商/生产商(“fab”)1306，此等实体在关于制造ic 1308(诸如本文揭示的ic)的设计、开发、及制造周期及/或服务中彼此相互作用。系统1300中的实体通过通讯网络(未图示)可操作地连接。在一些实施例中，通讯网络是单个网络。在其他实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包括有线及/或无线通讯通道。
[0188]
每个实体与其他实体中的一或多者相互作用，并且将服务提供到其他实体中的一或多者及/或从其他实体中的一或多者接收服务。在一些实施例中，设计室1302、遮罩室1304、及ic fab 1306中的两个或多个由单个公司拥有。在一些实施例中，设计室1302、遮罩室1304、及ic fab 1306中的两个或多个在共用设施中共存并且使用共用资源。
[0189]
设计室(或设计团队)1302产生ic设计布局图1310。ic设计布局图1310包括各种几何图案、或针对待制造的ic 1308设计的ic布局图。几何图案对应于构成待制造的ic 1308的各个部件的金属、氧化物、或半导体层的图案。各个层结合以形成各种ic特征。例如，ic设计布局图1310的一部分包括待在半导体基板(诸如硅晶圆)中形成的各种ic特征(诸如主动区域、栅电极、源极及漏极、导线或局部通孔、以及用于接合垫的开口)以及在半导体基板上设置的各种材料层。
[0190]
设计室1302实施设计程序以形成ic设计布局图1310。设计程序包括下列中的一或多者：逻辑设计、实体设计或放置及路由。ic设计布局图1310存在于具有几何图案的信息的一或多个数据文件中。例如，ic设计布局图1310可以gds文件格式、gdsii文件格式或dfii文件格式表达。
[0191]
遮罩室1304包括遮罩数据准备1312及遮罩制造1314。遮罩室1304使用ic设计布局图1310以制造一或多个遮罩1316，此等遮罩将用于根据ic设计布局图1310制造ic 1308的各个层。遮罩室1304执行遮罩数据准备1312，其中ic设计布局图1310转换为代表性数据文件(representative data file)(“rdf”)。遮罩数据准备1312向遮罩制造1314提供rdf。遮罩制造1314包括遮罩写入器(未图示)，此遮罩写入器将rdf转换为基板上的图像，基板诸如半导体晶圆上的遮罩(主光罩)1316。ic设计布局图1310由遮罩数据准备1312操控，以符合遮罩写入器的特定特性及/或ic fab 1306的要求。在图13中，将遮罩数据准备1312及遮罩制造1314示出为单独的元件。在一些实施例中，可以将遮罩数据准备1312及遮罩制造1314共同称为遮罩数据准备。
[0192]
在一些实施例中，遮罩数据准备1312包括光学邻近修正(optical proximity correction，opc)，此opc使用微影增强技术来补偿图像误差，诸如可以由绕射、干涉、其他制程影响及类似者产生的彼等图像误差。opc调节ic设计布局图1310。在一些实施例中，遮罩数据准备1312包括进一步的解析度增强技术(resolution enhancement techniques，ret)，诸如偏轴照明、次解析度辅助特征、相转移遮罩、其他适宜技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ilt)，其将opc视作反向成像问题。
[0193]
在一些实施例中，遮罩数据准备1312包括遮罩规则检验器(mask rule checker，mrc)(未图示)，此遮罩规则检验器检验已经历具有一组遮罩产生规则的opc中的制程的ic设计布局图1310，此等遮罩产生规则含有某些几何及/或连接性限制以确保足够裕度，用于考虑在半导体制造制程中的变化性及类似者。在一些实施例中，mrc修改ic设计布局图1310
以在遮罩制造期间补偿限制，此可撤销由opc执行的部分修改，以便满足遮罩产生规则。
[0194]
在一些实施例中，遮罩数据准备1312包括模拟处理的微影制程检验(lithography process checking，lpc)(未图示)，此处理将由ic fab 1306实施以制造ic 1308。lpc基于ic设计布局图1310模拟此处理以产生模拟的制造元件，诸如ic 1308。在lpc模拟中的处理参数可以包括与ic制造周期的各个制程相关联的参数、与用于制造ic的工具相关联的参数、及/或制造制程的其他态样。lpc考虑到各种因素，诸如天线影像对比、焦点深度(depth of focus)(“dof”)、遮罩误差增强因素(mask error enhancement factor)(“meef”)、其他适宜因素、及类似者或其组合。在一些实施例中，在模拟的制造元件已经由lpc产生之后，并且若模拟的元件形状不足够紧密而不满足设计规则，则将重复opc及/或mrc以进一步细化ic设计布局图1310。
[0195]
应当理解，遮罩数据准备1312的以上描述出于清晰目的已经简化。在一些实施例中，遮罩数据准备1312包括额外特征，诸如逻辑运算(logic operation，lop)以根据制造规则修改ic设计布局图1310。此外，在遮罩数据准备1312期间应用到ic设计布局图1310的制程可以各种不同次序执行。
[0196]
在遮罩数据准备1312之后并且在遮罩制造1314期间，基于ic设计布局图1310制造遮罩1316或遮罩1316的群组。在一些实施例中，遮罩制造1314包括基于ic设计布局图1310执行一或多次微影曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于ic设计布局图1310在遮罩1316(光罩或主光罩)1045上形成图案。可以在各种技术中形成遮罩1316。例如，在一些实施例中，遮罩1316使用二元技术形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于暴露已经在晶圆上涂布的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(uv)光束)由不透明区域阻挡并且透射穿过透明区域。在一个实例中，遮罩1316的二元遮罩版本包括透明基板(例如，熔凝石英)及在二元遮罩的不透明区域中涂布的不透明材料(例如，铬)。
[0197]
在另一实例中，使用相转移技术形成遮罩1316。在遮罩1316的相转移罩幕(phase shift mask，psm)版本中，在相转移遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相转移遮罩可以是衰减psm或交替psm。由遮罩制造1314产生的遮罩1316用在各种制程中。例如，遮罩1316在离子布植制程中使用以在半导体晶圆中形成各种掺杂区域、在蚀刻制程中使用以在半导体晶圆中形成各种蚀刻区域、及/或在其他适宜制程中使用。
[0198]
ic fab 1306包括晶圆制造1318。ic fab 1306是包括用于制造各种不同的ic产品的一或多个制造设施的ic制造公司。在一些实施例中，ic fab 1306是半导体代工厂。例如，可存在用于多种ic产品的前端制造(feol制造)的制造设施，而第二制造设施可为互连及封装ic产品提供后端制造(beol制造)，并且第三制造设施可为代工厂公司提供其他服务。
[0199]
ic fab 1306使用由遮罩室1304制造的遮罩1316来制造ic 1308。因此，ic fab 1306至少间接地使用ic设计布局图1310来制造ic 1308。在一些实施例中，半导体晶圆1320通过ic fab 1306使用遮罩1316制造以形成ic 1308。在一些实施例中，ic fab 1306包括至少间接地基于ic设计布局图1310执行一或多次微影曝光。半导体晶圆1320包括硅基板或其上形成有材料层的其他适当基板。半导体晶圆1320进一步包括下列中的一或多者：各种掺杂区域、介电特征、多级互连、及类似者(在后续的制造步骤处形成)。
[0200]
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。
[0201]
例如，聚硅线不限于此种构造并且可以由任何适宜的导电材料制成。类似地，金属层及/或金属线不限于金属并且可由任何适宜的导电材料制造。在许多实施例中，触点可以用任何适宜的导电材料形成，诸如金属或金属合金。另外或替代地，在本文中揭示了具体单元类型及子单元单元类型，但可以在其他实施例中使用其他类型的单元类型及/或子单元类型。
[0202]
在一个态样中，一种制造模拟集成电路的方法包括通过处理装置接收模拟集成电路的多个元件规格；通过处理装置接收模拟集成电路的分割信息；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟集成电路的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟集成电路的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置。通过处理装置在第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；通过处理装置在所述多个第二切割位置处切割临时布局以产生多个子单元；通过处理装置合并所述多个子单元以产生模拟集成电路的布局图。在一些实施例中，制造模拟集成电路的方法还包含在合并所述多个子单元之前验证每个子单元。在一些实施例中，验证每个子单元包含对每个子单元执行多个设计规则检查。在一些实施例中，验证每个子单元包含：对每个子单元执行布局与布局检查。在一些实施例中，制造模拟集成电路的方法还包含验证模拟集成电路的布局图。在一些实施例中，针对每个子单元，分割信息包含单元类型、沿着第一方向的开始点及结束点、以及沿着第二方向的开始点及结束点。在一些实施例中，制造模拟集成电路的方法还包含在程序库中包括经验证的每个子单元。在一些实施例中，制造模拟集成电路的方法还包含使用布局图制造模拟集成电路。
[0203]
在另一态样中，一种制造模拟集成电路的系统包括处理装置及可操作地连接到处理装置的储存装置。储存装置储存多个指令。当由处理装置执行时，所述多个指令导致执行多个操作。所述多个操作包括：接收模拟集成电路的多个元件规格；接收模拟集成电路的分割信息；基于所述多个元件规格及分割信息，决定在模拟集成电路的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，决定在模拟集成电路的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置；在所述多个第一切割位置处切割模拟集成电路的非最终布局以产生临时布局；在所述多个第二切割位置处切割临时布局以产生多个子单元；及合并所述多个子单元以产生模拟集成电路的合并布局图。在一些实施例中，储存装置储存用于验证每个子单元的多个额外指令。在一些实施例中，验证每个子单元包含对每个子单元执行多个设计规则检查。在一些实施例中，验证每个子单元包含对每个子单元执行布局与布局检查。在一些实施例中，储存装置储存用于验证模拟集成电路的合并布局图的多个额外指令。在一些实施例中，针对每个子单元，分割信息包含单元类型、沿着第一方向的开始点及结束点、以及沿着第二方向的开始点及结束点。在一些实施例中，储存装置储存用于在程序库中包括经验证的多个
子单元的多个额外指令。在一些实施例中，制造模拟单元的系统还包含输入装置，用以向处理装置发送元件规格及分割信息。在一些实施例中，制造模拟单元的系统还包含计算装置。
[0204]
在又一态样中，一种产生布局的方法包括：通过处理装置接收模拟单元的多个元件规格；通过处理装置接收模拟单元的分割信息；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟单元的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置；基于所述多个元件规格及分割信息，通过处理装置来决定在模拟单元的非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置；基于所述多个第一切割位置及所述多个第二切割位置，通过处理装置将模拟单元分割为多个子单元；通过处理装置验证每个子单元；通过处理装置使用所述多个子单元来产生集成电路的布局。在一些实施例中，针对每个子单元，分割信息包含单元类型；以及基于模拟单元的单元类型决定所述多个第一切割位置与所述多个第二切割位置。在一些实施例中，验证每个子单元包含下列中的至少一项：对每个子单元执行多个设计规则检查；或对每个子单元执行布局与布局检查。
[0205]
在本技术案中提供的一或多个态样的描述及说明不意欲以任何方式限制或约束所要求保护的本揭示的范畴。在本技术案中提供的态样、实例、及细节被认为足以传达所有权并且使其他人能够做出及使用所要求保护的揭示内容的最佳模式。所要求保护的揭示内容不应当被理解为限于本技术案中提供的任何态样、实例、或细节。无论以组合或单独地图示及描述，各种特征(结构及方法)意欲选择性地被包括或省略以产生具有特定特征集合的实施例。熟悉此项技术者已经具有了本技术案的描述及说明，可设想落入本技术案中体现的总体发明概念的较宽态样的精神内的变化、修改、及替代态样，而不脱离所要求保护的揭示内容的较宽范畴。