一种纠错抗辐射电路设计方法

1.本发明属于集成电路技术领域，涉及纠错抗辐射电路设计方法，具体涉及一种基于与非门和或门的纠错抗辐射电路设计方法。


背景技术：

2.研究显示，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。辐射如果发生在电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态。该单粒子瞬态脉冲引起的错误值传导至存储器还可能被捕捉存储。所以单粒子瞬态脉冲会改变电路节点的逻辑状态，可能造成电路功能错误[1]。因此，需要提出抵抗辐射的电路设计方法。
[0003]
现有技术中的抗辐射集成电路的设计方法主要包含多模冗余、纠错码和抗辐射存储单元等。多模冗余方法以三模冗余技术[2]为代表，使用冗余电路模块和多数纠错电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销。纠错码方法以汉明码[3]为代表，通过计算编码的校验值，定位错误比特的位置。抗辐射存储单元方法以双重互锁存储单元[4]为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力。但纠错码和抗辐射存储单元会带来较大的面积开销，并降低电路性能。
[0004]
基于现有技术的现状，本技术的发明人拟提供一种基于与非门和或门的纠错抗辐射电路设计方法。
[0005]
与本发明相关的参考文献有：
[0006]
[1]baumann r.soft errors in advanced computer systems[j],ieee transactions on device and materials reliability,2005,22(3),pp.258-266
[0007]
[2]oliveira r.,jagirdar a.,chakraborty t.j.：a tmr scheme for seu mitigation in scan flip-flops[c]，in international symposium on quality electronic design,2007,pp.905
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[0008]
[3]tausch h.j.simplified birthday statistics and hamming edac[j],ieee transactions on nuclear science,2009,56(2),pp.474
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478
[0009]
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[0010]
[5]s.yang.logic synthesis and optimization benchmarks user guide,research triangle park,nc:microelectronics center of north carolina(mcnc),1991。


技术实现要素：

[0011]
本发明的目的是针对集成电路技术领域的现状，提出一种基于与非门和或门的纠
错抗辐射电路设计方法。
[0012]
具体而言，本发明使用三个与非门和一个或门构造一个纠错电路；该纠错电路的两个输入端口分别与被保护电路一个主输出端口和一个冗余输出端口相连；当被保护电路的主输出端口与冗余输出端口数值相同时，纠错电路输出被保护电路的主输出端口数值，但当被保护电路因辐射导致其主输出端口与冗余输出端口数值不同时，纠错电路输出端口维持原值，不会输出被保护电路可能错误的输出值。
[0013]
更具体的，
[0014]
本发明的基于三个与非门和一个或门的纠错抗辐射电路设计方法，其特征在于，包括下述步骤：
[0015]
步骤1:采用传统集成电路设计方法设计纠错电路；
[0016]
步骤2:将被保护电路的主输出端口与冗余输出端口分别与设计的纠错电路输入端口相连。
[0017]
本发明步骤1)中，设计纠错电路；所述的纠错电路包含三个与非门a1、a4和a3和一个或门a2；与非门a1、a4和a3的输入端口均是i1与i2，输出端口是o，实现逻辑与非电路功能；或门a2的输入端口是i1与i2，输出端口是o，实现逻辑或电路功能；所述的纠错电路的输入端口是n1和n2，n1和与非门a1输入端口i1及或门a2的输入端口i1相连，n2和与非门a1输入端口i2及或门a2的输入端口i2相连，与非门a1输出端口o和与非门a4输出端口i1相连，或门a2的输出端口o和与非门a3输入端口i1相连，与非门a3输出端口o和与非门a4输入端口i2相连，与非门a4输出端口o和与非门a3输入端口i2相连；所述的纠错电路的输出端口是n7，n7和与非门a4输出端口o相连；在本发明的纠错电路中，当纠错电路输入端口n1与n2值相同时，纠错电路输出端口n7会输出n1值，当纠错电路输入端口n1与n2值不同时，纠错电路输出端口n7会维持以前值。
[0018]
本发明的步骤2)包括：
[0019]
一种方法是将被保护电路复制成两份，一份是主电路，另一份是冗余电路，主电路和冗余电路的功能完全相同，主电路和冗余电路的输出端口分别与纠错电路输入端口相连，主电路与冗余电路功能完全相同，但电路结构可以相同也可不同，正常情况下，主电路输出值与冗余电路输出值相同，纠错电路会输出主电路的输出值；假设主电路因辐射导致输出错误，但冗余电路输出保持正确，则纠错电路输出端口仍然会保持原来的正确值；假设冗余电路因辐射导致输出错误，但主电路输出值保持正确，则纠错电路输出端口也仍然会保持原来的正确值。
[0020]
另一种方法是，将被保护电路输出端口连接上偶数个反相器构成冗余输出端口，而被保护电路原输出端口作为主输出端口，将主输出端口与冗余输出端口分别与纠错电路两个输入端口相连，被保护电路的主输出端口连接纠错电路输入端口n1，被保护电路的冗余输出端口通过偶数个反相器连接纠错电路输入端口n2；当被保护电路因辐射导致主输出或冗余输出出现错误时，纠错电路输出端口仍然保持原来的正确值，被保护电路冗余输出端口上的反相器的数量可以是2，也可以是其他偶数，反相器的数量应保证所述反相器产生的延迟大于辐射脉冲的时长，才能使纠错电路输出端口保持正确值。
[0021]
本发明具有以下优点：
[0022]
(1)本发明提出了一种由三个与非门和一个或门构成的纠错电路，当被保护电路
受辐射影响导致其主输出值与冗余输出值不同时，该纠错电路会维持原来的正确值，不会输出错误值，从而使被保护电路具有抗辐射容错特性。
[0023]
(2)本发明的纠错电路仅包含三个与非门和一个或门，用该纠错电路保护复杂电路时，产生的额外面积开销小，带来的额外延迟短。
附图说明
[0024]
图1为本发明的纠错电路的示意图。
[0025]
图2为两份功能完全相同的被保护电路与纠错电路相连的电路结构示意图。
[0026]
图3为一份被保护电路与纠错电路相连的电路结构示意图。
具体实施方式
[0027]
实施例1基于与非门和或门的纠错抗辐射电路设计，按下述步骤，其中，
[0028]
步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计纠错电路；
[0029]
按图1所示电路结构，设计纠错电路，图1包含三个与非门a1、a3、a4和一个或门a2，与非门的输入端口是i1与i2，输出端口是o，实现逻辑与非电路功能，或门的输入端口是i1与i2，输出端口是o，实现逻辑或电路功能。图1中的与非门a1、a3、a4和或门a2均可采用传统集成电路设计方法实现。图1中，当n1与n2值相同时，n7会输出n1值。例如，当n1与n2都为0时，n5值与n6值都为1，所以n7值为0。同理，当n1与n2都为1时，n5值为0，所以n7值为1。图1中，当n1与n2值不同时，n7会维持以前值。例如，当n1与n2值都为0时，n7值为0。假设下一时刻n1值因辐射从0变成1，n2值还是保持为0，则n5值为1，由于n7值还是0，则n6值为1。因为n5值和n6值都为1，n7值将保持为0，不会输出错误值1。同理，当n1值与n2值都为1时，n7值为1。假设下一时刻n1值因辐射从1变成0，n2值还是保持为1，则n8值为1，由于n7值还是1，则n6值为0。因为n6值为0，n7值将保持为1，不会输出错误值0。
[0030]
步骤2：将被保护电路的主输出端口与冗余输出端口分别与纠错电路输入端口(图1中的n1与n2)相连；其中，
[0031]
一种方法是将被保护电路复制成两份，一份是主电路，另一份是冗余电路；主电路和冗余电路的功能完全相同，主电路和冗余电路的输出端口分别与纠错电路输入端口相连，如图2所示。图2中，被保护电路1是主电路，被保护电路2是冗余电路。主电路与冗余电路功能完全相同，但电路结构可以相同也可不同。正常情况下，主电路输出值与冗余电路输出值相同，纠错电路会输出主电路的输出值。假设主电路因辐射导致输出错误，但冗余电路输出保持正确，则纠错电路输出端口n7仍然会保持原来的正确值。假设冗余电路因辐射导致输出错误，但主电路输出保持正确，则纠错电路输出n7也仍然会保持原来的正确值；
[0032]
另一种方法是将被保护电路输出端口连接上偶数(如2,4,6,8,
…
)个反相器构成冗余输出端口，而被保护电路原输出端口作为主输出端口，将主输出端口与冗余输出端口分别与纠错电路输入端口相连，如图3所示。图3中，被保护电路的主输出端口是n1，连接两个反相器的输出端口n2是冗余输出端口，当被保护电路因辐射导致主输出端口n1出现错误时，该错误因为多个反相器的延迟作用，不会立即出现在n2，所以n2还是暂时维持在正确值。由于n1与n2值暂时不同，纠错电路输出端口n7暂时仍然会保持原来的正确值。如果n1在错误经反相器出现在n2之前，因辐射效应消失恢复为原来的正确值，则当n2值出现错误时，
n1已经恢复为正确值。由于n1与n2值不同，纠错电路输出端口n7仍然会保持原来的正确值。最后，当n2因辐射效应消失也恢复为正确值后，n1值与n2值相同，纠错电路输出端口n7仍然保持正确值。图3中，反相器的数量是2，但也可以是其他偶数，如4,6,8
…
。冗余输出端口上反相器的数量应保证这些反相器产生的延迟大于辐射脉冲的时长，才能使纠错电路输出端口保持正确值。
[0033]
实施例2测试实验
[0034]
实验中，首先采用传统标准电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,s38417,s13207.1,s15850.1,s38584.1[5]，然后再用三模冗余方案[2]和本发明分别实现这些基准测试电路，使之具有抗辐射能力。分别对这些采用不同方案实现的基准测试电路随机辐射1000次，测试所得的错误发生次数、面积和功耗平均值如表1所示。表1中的面积和功耗经过归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数。表1所示结果表明，本发明与三模冗余方案的错误发生次数均较少而且相当，因此它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。
[0035]
表1面积、功耗和抗辐射能力比较
[0036]
方案错误发生次数面积功耗无抗辐射能力的传统标准设计方法2560.980.92本发明的抗辐射设计方法311三模冗余的抗辐射设计方法62.942.88。