半导体器件的制作方法

1.本发明涉及被输入差分信号的半导体器件。


背景技术：

2.专利文献1公开了具有共源共栅(cascode)形式的ab级控制端的差分放大电路。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2006-94533号公报。


技术实现要素：

6.发明要解决的问题
7.在被输入差分信号的半导体器件中，从抑制来自外部的电磁波所引起的噪声或误动作等的观点考虑，要求优异的emi(electromagnetic interference：电磁干扰)耐量。作为来自外部的电磁波，能够例示由工作频带外的rf(radio frequency：无线电频率)信号等构成的电磁干扰信号。
8.本发明的一个实施方式提供一种在被输入差分信号的构造中能够提高emi耐量的半导体器件。
9.用于解决问题的技术手段
10.本发明的一个实施方式提供一种半导体器件，其包括：具有主面的半导体芯片；在所述主面中划分出的器件区域；差分放大器，其形成在所述器件区域中，将输入的差分信号放大并输出；和屏蔽电极，其在俯视时以遮蔽所述器件区域的方式配置在所述主面之上，并被固定为接地电位。依据该半导体器件，能够提高emi耐量。
11.本发明的一个实施方式提供一种半导体器件，其特征在于，包括：具有主面的半导体芯片；在所述主面中划分出的恒流区域；在所述主面中划分出的输入区域；形成在所述恒流区域中的生成恒流的恒流电路；差分电路，其形成在所述输入区域中，与所述恒流电路电连接，且将输入的差分信号转换为差分电流；和屏蔽电极，其在俯视时以遮蔽所述输入区域和所述恒流区域的至少一者的方式配置在所述主面之上，且被固定为接地电位。依据该半导体器件，能够提高emi耐量。
12.本发明的上述的、或者进一步的其他目的、特征和效果，参照附图通过以下所述的实施方式的说明能够更加明确。
附图说明
13.图1是表示组装有本发明的第一实施方式的半导体器件的半导体封装体的立体图。
14.图2是用电路记号表示图1所示的半导体封装体的电构造的图。
15.图3是表示图1所示的半导体封装体的内部构造的平面图。
16.图4是表示图3所示的半导体器件的电构造的电路图。
17.图5是用模块图表示图3所示的半导体器件的内部构造的布局的平面图。
18.图6是图4所示的半导体器件的示意性的截面图。
19.图7是在图5所示的布局中追加了屏蔽电极的平面图。
20.图8a是图7所示的屏蔽电极的主要部分放大平面图。
21.图8b是图7所示的屏蔽电极的主要部分放大平面图。
22.图9是与图7对应的平面图，是用于说明本发明的第二实施方式的半导体器件的构造的平面图。
23.图10是表示组装有本发明的第三实施方式的半导体器件的半导体封装体的立体图。
24.图11是用电路记号表示图10所示的半导体封装体的电构造的图。
25.图12是表示图10所示的半导体封装体的内部构造的平面图。
26.图13是表示图12所示的半导体器件的电构造的电路图。
27.图14是用模块图表示图12所示的半导体器件的内部构造的布局的平面图。
28.图15是图14所示的半导体器件的示意性的截面图。
29.图16是在图14所示的布局中追加了屏蔽电极的平面图。
30.图17是与图16对应的平面图，是用于说明本发明的第四实施方式的半导体器件的构造的平面图。
31.图18是表示图1所示的半导体封装体的变形例的截面图。
具体实施方式
32.图1是表示组装有本发明的第一实施方式的半导体器件1的半导体封装体2的立体图。图2是用电路符号表示了图1所示的半导体封装体2的图。图3是表示图1所示的半导体封装体2的内部构造的平面图。
33.参照图1～图3，半导体封装体2在本方式(this embodiment)中由5端子型的sop(small outline package)构成。半导体封装体2不限于sop，也可以由qfn(quad for non lead package)、dfp(dual flat package)、dip(dual inline package)、qfp(quad flat package)、sip(single inline package)或者soj(small outline j-leaded package)、或者与它们相类似的各种封装体构成。
34.半导体封装体2包含封装体主体3。封装体主体3由模塑树脂(例如环氧树脂)构成，成形为长方体形状。封装体主体3具有一侧的安装面4、另一侧的非安装面5、以及连接安装面4和非安装面5的第一～第四侧壁6a～6d。安装面4和非安装面5从它们的法线方向z看的俯视时形成为四边形形状(具体而言为长方形状)。安装面4在半导体封装体2被安装于连接对象的状态下，是与该连接对象相对的面。作为连接对象，能够例示pcb(printed circuit board)等的电路基板。
35.第一～第四侧壁6a～6d包含第一侧壁6a、第二侧壁6b、第三侧壁6c和第四侧壁6d。第一侧壁6a和第二侧壁6b沿着第一方向x延伸，在与第一方向x正交的第二方向y上相对。第一侧壁6a和第二侧壁6b形成封装体主体3的长边。第三侧壁6c和第四侧壁6d沿着第二方向y延伸，在第一方向x上相对。第三侧壁6c和第四侧壁6d形成封装体主体3的短边。封装体主体
3的长边的长度可以为2mm以上且5mm以下。封装体主体3的短边的长度为1mm以上且4mm以下。
36.半导体封装体2包括配置在封装体主体3内的板状的裸片焊盘7。裸片焊盘7在封装体主体3内配置在安装面4侧。裸片焊盘7也可以兼作为屏蔽来自外部的电磁波的屏蔽板。裸片焊盘7包括铜、铜基合金、铁和铁基合金之中的至少一者。裸片焊盘7包括焊盘主体8、第一引出部9和第二引出部10。
37.焊盘主体8在俯视时形成为四边形形状。第一引出部9在俯视时从焊盘主体8的沿着第四侧壁6d的边向第四侧壁6d呈带状地引出。第二引出部10在俯视时从焊盘主体8的沿着第三侧壁6c的边向第三侧壁6c呈带状地引出。裸片焊盘7的形状是任意的，第一引出部9和第二引出部10不是必须形成。也可以采用不具有第一引出部9和第二引出部10中的任意一方或者双方的裸片焊盘7。
38.半导体封装体2包括从封装体主体3的内部引出到外部的多个(在该方式中为5个)引线端子11。多个引线端子11在封装体主体3外向安装面4侧弯曲。多个引线端子11分别包括铜、铜基合金、铁和铁基合金之中的至少一者。多个引线端子11具体而言，包括高电位引线端子12、低电位引线端子13、非反转输入引线端子14、反转输入引线端子15和输出引线端子16。
39.高电位引线端子12和低电位引线端子13是对低电位引线端子13施加基准电位的电源引线端子。低电位引线端子13具体而言，是被固定为接地电位的接地引线端子。
40.在第一侧壁6a侧，反转输入引线端子15、低电位引线端子13和非反转输入引线端子14按该顺序依次地从第三侧壁6c侧向第四侧壁6d侧隔开间隔地配置。在第二侧壁6b侧，输出引线端子16和高电位引线端子12按该顺序依次从第三侧壁6c侧向第四侧壁6d侧隔开间隔地配置。输出引线端子16隔着封装体主体3与反转输入引线端子15相对。高电位引线端子12隔着封装体主体3与非反转输入引线端子14相对。
41.多个引线端子11分别具有内侧端部17、外侧端部18和引线部19。内侧端部17位于封装体主体3内，具有与安装面4(非安装面5)平行的板面。配置在四角的多个引线端子11的内侧端部17，在与裸片焊盘7相对的部分分别具有向与该裸片焊盘7远离的方向凹陷的弯曲部20。低电位引线端子13的内侧端部17与裸片焊盘7形成为一体，将裸片焊盘7固定为同电位。
42.外侧端部18位于封装体主体3外，具有与安装面4(非安装面5)平行的板面。引线部19从内侧端部17引出到封装体主体3外，与外侧端部18连接。引线部19在封装体主体3外向安装面4侧弯曲，在法线方向z上将安装面4横切的高度位置连接于外侧端部18。
43.多个引线端子11的形状是任意的。另外，高电位引线端子12、低电位引线端子13、非反转输入引线端子14、反转输入引线端子15和输出引线端子16的配置是任意的，不限于图1～图3中所示的配置。
44.半导体封装体2包括在封装体主体3内配置在裸片焊盘7(具体而言焊盘主体8)上的半导体器件1。半导体器件1在封装体主体3内相对于裸片焊盘7配置在非安装面5侧。半导体器件1包括：将输入的差分信号放大并输出的差分放大器21；和与差分放大器21电连接的多个端子22。差分放大器21形成在半导体器件1的内部。多个端子22形成在半导体器件1的一个面。半导体器件1以多个端子22与封装体主体3的非安装面5相对的姿态，配置在裸片焊
盘7(具体而言是焊盘主体8)的非安装面5侧的板面上。
45.半导体器件1在该方式中，由包含1个差分放大器21的单信道型构成。多个端子22包括高电位端子23、低电位端子24、非反转输入端子25、反转输入端子26和输出端子27。高电位端子23和低电位端子24是对低电位端子24施加基准电位的电源端子。低电位端子24具体而言是被固定为接地电位的接地端子。
46.半导体封装体2在封装体主体3内包括插设在裸片焊盘7和半导体器件1之间、且将裸片焊盘7和半导体器件1接合的导电接合材料28(参照图3的阴影部)。导电接合材料28由绝缘接合剂、金属接合剂或焊料构成。
47.半导体封装体2在封装体主体3内包括将半导体器件1的多个端子22与对应的引线端子11分别电连接的多个(该方式中为5个)导线29。多个导线29分别由键合导线构成。多个导线29包括铜导线、金导线和铝导线中的至少一者。
48.多个导线29具体而言，包括高电位导线30、低电位导线31、非反转输入导线32、反转输入导线33和输出导线34。高电位导线30连接于高电位引线端子12和高电位端子23。低电位导线31连接于裸片焊盘7(第一引出部9)和低电位端子24，经由裸片焊盘7将低电位引线端子13和低电位端子24电连接。非反转输入导线32连接于非反转输入引线端子14和非反转输入端子25。反转输入导线33连接于反转输入引线端子15和反转输入端子26。输出导线34连接于输出引线端子16和输出端子27。
49.图4是表示图3所示的半导体器件1的电构造的电路图。半导体器件1包括差分放大器21。差分放大器21与高电位端子23、低电位端子24、非反转输入端子25、反转输入端子26和输出端子27连接，将输入的差分信号放大并且输出。差分放大器21在本方式中，由非反转输入端子25与反转输入端子26之间的电位差在高电位端子23与低电位端子24之间的电位差的范围中进行动作的、rail-to-rail输出型的ab级放大器构成。
50.差分放大器21包括多个(在该方式中为3个)恒流电路41～43、输入电路44、放大电路45和输出电路46。恒流电路41～43、输入电路44、放大电路45和输出电路46也可以分别称为恒流段、输入段、放大段和输出段。另外，恒流电路41～43、输入电路44和放大电路45也可以总称为差分放大电路(差分放大段)。
51.多个恒流电路41～43具体而言包括第一恒流电路41、第二恒流电路42和第三恒流电路43。多个恒流电路41～43由于具有同样的结构，因此在图4的纸面右侧中，由1个电路图表示了多个恒流电路41～43。
52.各恒流电路41～43插设在高电位端子23与低电位端子24之间，生成恒流。各恒流电路41～43在该方式中，由自偏置型的共源共栅(cascode)电流镜电路构成。各恒流电路41～43，具体而言，一体地包括在高电位端子23侧生成第一恒流的第一恒流生成电路47、和在低电位端子24侧生成第二恒流的第二恒流生成电路48。
53.第一恒流生成电路47，具体而言包括第一电流镜电路49、第二电流镜电路50、第一电阻51和第二电阻52。第一恒流生成电路47利用第一电阻51以第一电流镜电路49和第二电流镜电路50进行2段动作的方式构成。
54.第一电流镜电路49包括一对第一恒流晶体管53a、53b。第一恒流晶体管53a、53b分别由p型(第一极性型)的场效应晶体管或者p型的双极晶体管(图4中场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
55.第一恒流晶体管53a、53b的栅极彼此连接，构成第一栅极节点gn1。第一恒流晶体管53a、53b的源极分别连接于高电位端子23。
56.第二电流镜电路50包括一对第二恒流晶体管54a、54b，与第一电流镜电路49共源共栅(cascode)连接。第二恒流晶体管54a、54b分别由p型的场效应晶体管或者p型的双极晶体管(图4中场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
57.第二恒流晶体管54a、54b的栅极相互连接，构成第二栅极节点gn2。第二恒流晶体管54a的源极与第一恒流晶体管53a的漏极连接。第二恒流晶体管54b的源极与第一恒流晶体管53b的漏极连接。
58.第一电阻51与第二恒流晶体管54a的漏极连接。具体而言，第一电阻51的一端与第二恒流晶体管54a的漏极和第一电流镜电路49的第一栅极节点gn1连接。第一电阻51的另一端与第二电流镜电路50的第二栅极节点gn2连接。第二电阻52插设在高电位端子23与第一恒流晶体管53b的源极之间。
59.第二恒流生成电路48具体而言包括第三电流镜电路55、第四电流镜电路56和第三电阻57。第二恒流生成电路48通过第三电阻57以第三电流镜电路55和第四电流镜电路56进行2段动作的方式构成。
60.第三电流镜电路55包括一对第三恒流晶体管58a、58b。第三恒流晶体管58a、58b分别由n型(第二极性型)的场效应晶体管或者n型的双极晶体管(在图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
61.第三恒流晶体管58a、58b的栅极彼此连接，构成第三栅极节点gn3。第三恒流晶体管58a的漏极与第一电阻51的另一端连接，经由第一电阻51与第二恒流晶体管54a的漏极连接。第三恒流晶体管58b的漏极与第二恒流晶体管54b的漏极连接。
62.第四电流镜电路56包括一对第四恒流晶体管59a、59b，与第三电流镜电路55共源共栅连接。第四恒流晶体管59a、59b分别由n型的场效应晶体管或者n型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
63.第四恒流晶体管59a、59b的栅极相互连接，构成第四栅极节点gn4。第四恒流晶体管59a的漏极与第三恒流晶体管58a的源极连接。第四恒流晶体管59b的漏极与第三恒流晶体管58b的源极连接。第四恒流晶体管59a、59b的源极分别与低电位端子24连接。
64.第三电阻57插设在第二恒流晶体管54b的漏极和第三恒流晶体管58b的漏极之间。具体而言，第三电阻57的一端与第二恒流晶体管54b的漏极和第三电流镜电路55的第三栅极节点gn3连接。第三电阻57的另一端与第三恒流晶体管58b的漏极和第四电流镜电路56的第四栅极节点gn4连接。
65.输入电路44与非反转输入端子25、反转输入端子26和第一恒流电路41连接。输入电路44将输入到非反转输入端子25和反转输入端子26的差分信号转换为差分电流。输入电路44具体而言，包括第一差分电路61和第二差分电路62。
66.第一差分电路61在第二差分电路62不进行动作的第一差分电压范围内进行动作，第二差分电路62在第一差分电路61不进行动作的第二差分电压范围内进行动作。输入电路44通过这样的方式，构成为非反转输入端子25与反转输入端子26之间的差分电压在高电位端子23与低电位端子24之间的电压范围内进行动作。
67.第一差分电路61具体而言包括构成差分连接的一对第一差分晶体管63a、63b。第
一差分晶体管63a、63b分别由p型的场效应晶体管或者p型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
68.第一差分晶体管63a的栅极与反转输入端子26连接。第一差分晶体管63b的栅极与非反转输入端子25连接。第一差分晶体管63a、63b的源极与作为恒流源的第一恒流电路41的第一恒流生成电路47连接。第一差分晶体管63a、63b的漏极与放大电路45连接。
69.第二差分电路62具体而言，包括构成差分连接的一对第二差分晶体管64a、64b。第二差分晶体管64a、64b分别由n型的场效应晶体管或者n型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
70.第二差分晶体管64a的栅极与反转输入端子26连接。第二差分晶体管64b的栅极与非反转输入端子25连接。第二差分晶体管64a、64b的源极与作为恒流源的第一恒流电路41的第二恒流生成电路48连接。第二差分晶体管64a、64b的漏极与放大电路45连接。
71.放大电路45与高电位端子23、低电位端子24、第二恒流电路42、第三恒流电路43和输入电路44连接。放大电路45使由输入电路44生成的差分电流放大而生成放大电流。放大电路45具体而言，包括第一电流折叠电路71、第二电流折叠电路72和ab级控制电路73。
72.第一电流折叠电路71在与第一差分电路61之间构成第一折叠式共源共栅电路，与第一差分电路61协作而使差分电流放大。第二电流折叠电路72在与第二差分电路62之间构成第二折叠式共源共栅电路，与第二差分电路62协作而使差分电流放大。
73.第一电流折叠电路71包括与第一差分电路61构成共源共栅连接的一对第一偏置晶体管74a、74b。第一偏置晶体管74a、74b分别由n型的场效应晶体管或者n型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
74.第一偏置晶体管74a、74b的栅极相互连接，构成第五栅极节点gn5。第一偏置晶体管74a的源极与第一差分晶体管63a的漏极、和作为恒流源的第二恒流电路42的第二恒流生成电路48连接。
75.第一偏置晶体管74b的源极与第一差分晶体管63b的漏极、和作为恒流源的第三恒流电路43的第二恒流生成电路48连接。第一电流折叠电路71通过插设在低电位端子24和第五栅极节点gn5之间的第一偏置电压源vb1被控制。
76.第二电流折叠电路72包括与第二差分电路62构成共源共栅连接的一对第二偏置晶体管75a、75b。第二偏置晶体管75a、75b分别由p型的场效应晶体管或者p型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
77.第二偏置晶体管75a、75b的栅极相互连接，构成第六栅极节点gn6。第二偏置晶体管75a的源极与第二差分晶体管64a的漏极、和作为恒流源的第二恒流电路42的第一恒流生成电路47连接。
78.第二偏置晶体管75b的源极与第二差分晶体管64b的漏极、和作为恒流源的第三恒流电路43的第一恒流生成电路47连接。第二电流折叠电路72通过插设在高电位端子23和第六栅极节点gn6之间的第二偏置电压源vb2被控制。
79.ab级控制电路73与第一偏置晶体管74a、74b的漏极和第二偏置晶体管75a、75b的漏极连接。ab级控制电路73生成与由第一电流折叠电路71生成的放大电流、和由第二电流折叠电路72生成的放大电流相对应的ab级控制信号并输出。
80.输出电路46与高电位端子23、低电位端子24、输出端子27和放大电路45连接。输出
电路46响应由放大电路45(ab级控制电路73)生成的ab级控制信号，生成与放大电流相应的输出电流，并输出到输出端子27。
81.输出电路46具体而言包括推挽电路82，其包括构成推挽连接的一对输出晶体管81a、81b。输出晶体管81a由p型的场效应晶体管或者p型的双极晶体管(图4中为场效应晶体管)构成。输出晶体管81b由n型的场效应晶体管或者n型的双极晶体管(图4中为场效应晶体管)构成。场效应晶体管也可以由cmos晶体管的一部分构成。
82.输出晶体管81a的栅极与ab级控制电路73连接，通过来自ab级控制电路73的ab级控制信号被控制。输出晶体管81a的源极与高电位端子23连接。输出晶体管81b的栅极与ab级控制电路73连接，通过来自ab级控制电路73的ab级控制信号被控制。输出晶体管81b的源极与低电位端子24连接。输出晶体管81b的漏极与输出晶体管81a的漏极连接，构成输出节点n。输出节点n与输出端子27连接。
83.差分放大器21在该方式中，还包括第一低通滤波电路83和第二低通滤波电路84。第一低通滤波电路83包括第四电阻85，插设在非反转输入端子25和第一差分电路61之间。第二低通滤波电路84包括第五电阻86，插设在反转输入端子26和第二差分电路62之间。
84.图5是将图3所示的半导体器件1的内部构造的布局用模块图来表示的平面图。图6是图4所示的半导体器件1的示意性的截面图。图7是在图5所示的布局中追加了屏蔽电极130的平面图。图8a～图8b是图7中所示的屏蔽电极130的主要部分放大平面图。图6是将半导体器件1的截面构造简化表示的图，没有表示特定部位的截面。
85.参照图5～图7，半导体器件1包括长方体形状的硅制的半导体芯片100。半导体芯片100具有一侧的第一主面101、另一侧的第二主面102、以及连接第一主面101和第二主面102的第一～第四侧面103a～103d。第一主面101和第二主面102在从它们的法线方向z看的俯视(以下简称为“俯视”。)时形成为四边形形状。
86.第一～第四侧面103a～103d包括第一侧面103a、第二侧面103b、第三侧面103c和第四侧面103d。第一侧面103a和第二侧面103b沿着沿第一主面101的第一方向x延伸，在与第一方向x交叉(具体而言正交)的第二方向y上相对。第三侧面103c和第四侧面103d沿着第二方向y延伸，在第一方向x上相对。
87.半导体器件1包括在半导体芯片100的第一主面101中划分出的器件区域104。器件区域104从第一～第四侧面103a～103d隔开间隔地划分在第一主面101的内方部。器件区域104具体而言包括相互隔开间隔地划分出的恒流区域105、输入区域106、放大区域107和输出区域108。恒流区域105、输入区域106和放大区域107形成1个差分放大区域109。
88.恒流区域105在第一主面101中划分为连接第二侧面103b和第四侧面103d的角部附近的区域。输入区域106在第一主面101中划分为连接第一侧面103a和第四侧面103d的角部附近的区域。放大区域107在第一主面101中划分为恒流区域105和输入区域106之间的区域。放大区域107在该方式中，划分为在俯视时从第一侧面103a侧和第三侧面103c侧2个方向与恒流区域105相对的l字状。
89.输出区域108在第一主面101中划分为第三侧面103c侧的区域，与输入区域106和放大区域107相对。输出区域108夹着放大区域107的一部分与恒流区域105相对。恒流区域105、输入区域106、放大区域107和输出区域108的配置和平面形状是任意的，不限于特定的部位和形状。
90.半导体器件1包括形成在器件区域104中的差分放大器21。差分放大器21具体而言包括：形成在恒流区域105的多个恒流电路41～43、形成在输入区域106的输入电路44、形成在放大区域107的放大电路45、和形成在输出区域108的输出电路46。差分放大器21包括设置在第一主面101中的多个晶体管。在图7中，差分放大器21的构造使用半导体芯片100侧的半导体区域110和半导体芯片100的上侧的电极构造111(参照阴影部)，简略化地表示。
91.半导体器件1包括层叠在半导体芯片100的第一主面101上，并将器件区域104(恒流区域105、输入区域106、放大区域107和输出区域108)一并覆盖的绝缘层120。绝缘层120由具有多个层间绝缘层121和多个配线层122交替地层叠的层叠构造的多层配线构造123构成。层间绝缘层121意味着在上下方向上相邻的2个配线层122之间插设的绝缘层120。其中，多个层间绝缘层121之中的最下的层间绝缘层121意味着在半导体芯片100和最初的配线层122之间插设的绝缘层120。
92.多层配线构造123在该方式中，具有第一～第三层间绝缘层121a～121c和第一～第三配线层122a～123c交替地层叠的层叠构造。层间绝缘层121和配线层122的层叠数是任意的，不限于特定的树脂。因此，多层配线构造123可以具有4层以上的层间绝缘层121和4层以上的配线层122交替地层叠的层叠构造。
93.各层间绝缘层121包括sio2膜和sin膜之中的至少1者。各层间绝缘层121也可以具有由sio2膜或者sin膜构成的单层构造。各层间绝缘层121也可以具有多个sio2膜或者多个sin膜层叠的层叠构造。各层间绝缘层121也可以具有1个或者多个sio2膜和1个或者多个sin膜按任意的顺序层叠的层叠构造。
94.多个层间绝缘层121也可以分别具有1μm以上且5μm以下的厚度。多个层间绝缘层121不必分别具有相等的厚度，也可以分别具有相互不同的厚度。
95.在最下的第一层间绝缘层121a上形成有多个第一配线层122a。多个第一配线层122a分别形成图4所示的电路图的配线部的一部分。多个第一配线层122a有选择地被引绕到第一层间绝缘层121a上。多个第一配线层122a经由贯通第一层间绝缘层121a的任意的1个或者多个第一通孔电极124，分别与多个恒流电路41～43、输入电路44、放大电路45和输出电路46之中的对应的电路电连接。第一通孔电极124也可以是钨塞电极。第一配线层122a也可以具有0.1μm以上且1μm以下的厚度。
96.在中间的第二层间绝缘层121b上形成有多个第二配线层122b。多个第二配线层122b分别形成图4所示的电路图的配线部的一部分。多个第二配线层122b被有选择地引绕到第二层间绝缘层121b上。多个第二配线层122b经由贯通第二层间绝缘层121b的任意的1个或者多个第二通孔电极125，分别与对应的第一配线层122a电连接。第二通孔电极125可以是钨塞电极。第二配线层122b也可以具有0.1μm以上且1μm以下的厚度。
97.在最上方的第三层间绝缘层121c上形成有多个第三配线层122c。多个第三配线层122c分别形成图4所示的电路图的配线部的一部分。多个第三配线层122c被有选择地引绕到第三层间绝缘层121c上。多个第三配线层122c经由贯通第三层间绝缘层121c的任意的1个或多个第三通孔电极126，分别与对应的第二配线层122b电连接。第三通孔电极126也可以是钨塞电极。第三配线层122c形成得比下层侧的第一～第二配线层122a～122b厚。
98.第一～第二配线层122a～122b分别包括从半导体芯片100侧依次层叠的第一阻挡膜127、主配线膜128和第二阻挡膜129。另一方面，最上方的第三配线层122c具有与下层侧
的第一～第二配线层122a～122b不同的电极构造。最上方的第三配线层122c在该方式中，包括从半导体芯片100侧起依次层叠的第一阻挡膜127和主配线膜128，不具有第二阻挡膜129。
99.第一阻挡膜127和第二阻挡膜129分别由ti系金属膜构成。第一阻挡膜127和第二阻挡膜129也可以分别具有包括按任意的顺序层叠的ti膜和tin膜的层叠构造。第一阻挡膜127和第二阻挡膜129也可以分别具有ti膜或者tin膜构成的单层构造。第一阻挡膜127和第二阻挡膜129的厚度分别可以为0.1μm以上且0.5μm以下。
100.主配线膜128由al系金属膜构成。主配线膜128也可以包括al膜、alsicu合金膜、alsi合金膜和alcu合金膜之中的至少1者。主配线膜128具有比第一阻挡膜127的厚度和第二阻挡膜129的厚度大的厚度。主配线膜128的厚度可以为1μm以上且5μm以下。
101.参照图5和图7，上述的高电位端子23、低电位端子24、非反转输入端子25、反转输入端子26和输出端子27作为最上方的第三配线层122c之一，分别在最上方的第三层间绝缘层121c上隔开间隔地形成。高电位端子23、低电位端子24、非反转输入端子25、反转输入端子26和输出端子27在俯视时分别形成为四边形形状。
102.高电位端子23在俯视时与恒流区域105相邻地配置。高电位端子23具体而言，在俯视时配置在第四侧面103d和恒流区域105之间的区域。低电位端子24在俯视时与输入区域106相邻地配置。低电位端子24具体而言，在俯视时配置在第四侧面103d和输入区域106之间的区域。低电位端子24在第二方向y上与高电位端子23相对。
103.非反转输入端子25在俯视时与输入区域106相邻地配置。非反转输入端子25具体而言，在俯视时配置在第一侧面103a和输入区域106之间的区域。反转输入端子26在俯视时与输出区域108相邻地配置。反转输入端子26具体而言，在俯视时配置在第一侧面103a和输出区域108之间的区域。反转输入端子26在第一方向x上与非反转输入端子25相对。
104.输出端子27在俯视时与输出区域108相邻地配置。输出端子27具体而言，在俯视时配置在第三侧面103c和输出区域108之间的区域。在第三侧面103c和输出区域108之间的区域中仅配置有输出端子27。输出端子27在俯视时夹着恒流区域105、放大区域107和输出区域108在第一方向x上与高电位端子23相对。
105.参照图7，半导体器件1包括以将器件区域104遮蔽的方式配置在第一主面101之上且被固定为接地电位的屏蔽电极130。屏蔽电极130具体而言组装在绝缘层120(多层配线构造123)。屏蔽电极130屏蔽来自外部的电磁波。作为来自外部的电磁波，例示有由差分放大器21的工作频带外的rf(radio frequency)信号等构成的电磁干扰信号。
106.屏蔽电极130优选在1mhz以上且5ghz以下的范围中具有屏蔽频带。基于该屏蔽电极130，能够适当地屏蔽1mhz以上且5ghz以下的电磁干扰信号。屏蔽电极130尤其优选至少在1mhz以上且2ghz以下的范围中具有屏蔽频带。
107.屏蔽电极130在多层配线构造123中形成第一～第三配线层122a～123c之中的任意的配线层122之一，配置在任意的层间绝缘层121之上。屏蔽电极130在该方式中，在多层配线构造123中形成最上方的第三配线层122c之一，并且配置在最上方的第三层间绝缘层121c之上。
108.屏蔽电极130在该方式中，遮蔽恒流区域105、输入区域106、放大区域107和输出区域108。屏蔽电极130具体而言，一体地包括遮蔽恒流区域105的第一屏蔽电极131、遮蔽输入
区域106的第二屏蔽电极132、遮蔽放大区域107的第三屏蔽电极133和遮蔽输出区域108的第四屏蔽电极134。
109.第一屏蔽电极131屏蔽从外部去往恒流区域105的电磁波，抑制在恒流区域105中的噪声或误动作。第一屏蔽电极131优选遮蔽恒流区域105的整个区域。第二屏蔽电极132屏蔽从外部去往输入区域106的电磁波，抑制在输入区域106中的噪声或误动作。第二屏蔽电极132优选遮蔽输入区域106的整个区域。
110.第三屏蔽电极133屏蔽从外部去往放大区域107的电磁波，抑制在放大区域107中的噪声或误动作。第三屏蔽电极133优选遮蔽放大区域107的整个区域。第四屏蔽电极134屏蔽从外部去往输出区域108的电磁波，抑制输出区域108中的噪声或误动作。第四屏蔽电极134优选遮蔽输出区域108的整个区域。
111.第一屏蔽电极131、第二屏蔽电极132和第三屏蔽电极133在该方式中，形成将包括恒流区域105、输入区域106和放大区域107的差分放大区域109一并遮蔽的差分放大屏蔽电极135。另一方面，第四屏蔽电极134单独地形成将输出区域108遮蔽的输出屏蔽电极136。
112.屏蔽电极130包括向低电位端子24延伸，并与低电位端子24电连接的屏蔽连接部137。屏蔽连接部137只要与低电位端子24电连接即可，能够以任意的方式引绕。屏蔽电极130在该方式中，与低电位端子24一体地形成，被固定为接地电位。即，屏蔽电极130在与低电位端子24之间形成1个最上方的第三配线层122c。
113.屏蔽电极130只要包括第一～第四屏蔽电极131～134之中的至少一者即可，不必一定同时包括第一～第四屏蔽电极131～134的全部。屏蔽电极130优选具有第一～第四屏蔽电极131～134之中的、至少将恒流区域105遮蔽的第一屏蔽电极131和将输入区域106遮蔽的第二屏蔽电极132的任意一者。
114.在该情况下，屏蔽电极130尤其优选具有第一屏蔽电极131和第二屏蔽电极132的双方。屏蔽电极130最优选包括第一～第四屏蔽电极131～134的全部。另外，第一～第四屏蔽电极131～134只要被固定为接地电位即可，不必一定一体地形成。第一～第四屏蔽电极131～134之中的至少一者可以分体地形成。
115.参照图8a～图8b，屏蔽电极130包括多个贯通孔138。多个贯通孔138缓和在屏蔽电极130中产生的应力。多个贯通孔138贯通屏蔽电极130，使下层的层间绝缘层121露出。多个贯通孔138如图8a所示，可以以交错状的图案排列，也可以如图8b所示以矩阵状的图案排列。当然，多个贯通孔138也可以以同心圆状的图案排列，也可以以不规则的图案排列。
116.多个贯通孔138在本方式中，在俯视时分别形成为圆形形状。多个贯通孔138的平面形状为任意的，不限于圆形形状。多个贯通孔138在俯视时也可以形成为多边形形状(例如四边形形状)或椭圆形形状等。多个贯通孔138优选分别具有比要屏蔽的电磁波的波长小的尺寸。在该情况下，能够缓和在屏蔽电极130产生的应力，而且能够抑制经由多个贯通孔138的电磁波的侵入。
117.各贯通孔138的尺寸可以是1μm以上且10μm以下。各贯通孔138的尺寸也可以是1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、8μm以上且10μm以下。各贯通孔138的尺寸优选为2μm以上且6μm以下。多个贯通孔138不必一定具有相等的尺寸，也可以具有相互不同的尺寸。
118.贯通孔138为圆形形状的情况下，贯通孔138的尺寸由直径的大小(椭圆形状的情
况下为长径的大小)来定义。贯通孔138为多边形形状的情况下，贯通孔138的尺寸由最长边的长度或者最长对角线的长度来定义。多个贯通孔138的尺寸优选小于屏蔽电极130的厚度。多个贯通孔138的尺寸也可以为屏蔽电极130的厚度以上。
119.再次参照图6，半导体器件1包括覆盖绝缘层120(多层配线构造123)的保护层140。保护层140覆盖屏蔽电极130的整个区域，且在屏蔽电极130外的区域中具有多个焊盘开口141。保护层140从屏蔽电极130之上进入到多个贯通孔138内。保护层140在多个贯通孔138内与绝缘层120(最上方的第三层间绝缘层121c)接触。多个焊盘开口141使高电位端子23的一部分、低电位端子24的一部分、非反转输入端子25的一部分、反转输入端子26的一部分和输出端子27的一部分分别作为焊盘部露出。
120.保护层140具有包括从绝缘层120侧起依次地层叠的无机绝缘膜142和有机绝缘膜143的层叠构造。无机绝缘膜142在该方式中含有氮化硅。无机绝缘膜142也可以称为钝化膜。无机绝缘膜142优选填埋多个贯通孔138而覆盖屏蔽电极130。即，优选无机绝缘膜142在多个贯通孔138内与绝缘层120(最上方的第三层间绝缘层121c)接触。
121.有机绝缘膜143包括负型或者正型的感光性树脂。有机绝缘膜143也可以包括聚酰亚胺、聚酰胺和聚苯并恶唑之中的至少一者。有机绝缘膜143在该方式中包含聚酰亚胺。有机绝缘膜143优选形成在多个贯通孔138外，隔着无机绝缘膜142覆盖屏蔽电极130。
122.以上，半导体器件1包括半导体芯片100、差分放大器21、绝缘层120和屏蔽电极130。差分放大器21形成于在第一主面101划分出的器件区域104中，将输入的差分信号放大并输出。绝缘层120在第一主面101上覆盖器件区域104。屏蔽电极130以遮蔽器件区域104的方式配置在第一主面101上，被固定为接地电位。屏蔽电极130具体而言组装在绝缘层120。由此，能够利用屏蔽电极130将来自外部的电磁波屏蔽，因此能够提高emi(electromagnetic interference)耐量。
123.屏蔽电极130优选将恒流区域105和输入区域106的任意一方遮蔽。即，屏蔽电极130优选具有将恒流区域105遮蔽的第一屏蔽电极131和将输入区域106遮蔽的第二屏蔽电极132的任意一方。依据该构造，在将差分信号转换为差分电流的阶段能够抑制因电磁波引起的噪声。由此，能够适当地生成抑制了噪声的差分电流。屏蔽电极130进一步优选具有第一屏蔽电极131和第二屏蔽电极132的双方。依据该结构，在将差分信号转换为差分电流的阶段能够适当地抑制因电磁波引起的噪声。
124.屏蔽电极130进一步优选遮蔽恒流区域105、输入区域106、放大区域107、输出区域108。即，屏蔽电极130进一步优选包括将恒流区域105遮蔽的第一屏蔽电极131、将输入区域106遮蔽的第二屏蔽电极132、将放大区域107遮蔽的第三屏蔽电极133和将输出区域108遮蔽的第四屏蔽电极134。依据该构造，能够在恒流段、输入段、放大段和输出段中适当地抑制因电磁波引起的噪声。
125.屏蔽电极130优选在多层配线构造123中形成最上方的第三配线层122c的一部分，并且配置在最上方的第三层间绝缘层121c上。依据该结构，能够不受下层侧的第一～第二配线层122a～122b的设计规则的限制地、适当地形成屏蔽电极130。另外，与此相反地，也能够不受屏蔽电极130的设计规则的制限地、适当地形成第一～第二配线层122a～122b。
126.屏蔽电极130优选包含多个贯通孔138。依据该构造，能够通过多个贯通孔138来缓和在屏蔽电极130产生的应力，因此能够抑制由于应力引起的绝缘层120的翘曲。抑制绝缘
层120的翘曲在抑制绝缘层120的裂纹方面是有效的。多个贯通孔138优选分别具有比要屏蔽的电磁波的波长小的尺寸。依据这样的构造，能够抑制具有比多个贯通孔138的尺寸大的波长的电磁波通过该贯通孔138。由此，能够缓和在屏蔽电极130产生的应力，而且能够抑制电磁波经由多个贯通孔138的侵入。
127.半导体器件1也可以组装在半导体封装体2中(参照图1～图3)。依据半导体封装体2，裸片焊盘7和屏蔽电极130被固定为接地电位。即，配置在半导体芯片100中的差分放大器21被裸片焊盘7和屏蔽电极130夹着。由此，能够获得基于裸片焊盘7和屏蔽电极130的双方产生的电磁波屏蔽效果。由此，在搭载在半导体封装体2中的状态下，能够提高半导体器件1的emi耐量。
128.图9是与图7对应的平面图，是用于说明本发明的第二实施方式的半导体器件151的构造的平面图。以下，关于与对半导体器件1所说明的构造对应的构造，标注相同的参照符号而省略说明。
129.参照图9，半导体器件151包括在屏蔽电极130中将差分放大屏蔽电极135镶边的缝隙152。缝隙152在俯视时从外方划分包括恒流区域105、输入区域106和放大区域107的差分放大区域109。缝隙152以保留差分放大屏蔽电极135和输出屏蔽电极136的连接部的方式，在俯视时成c字状地延伸。
130.半导体器件151包括与差分放大屏蔽电极135隔开间隔地沿着差分放大屏蔽电极135的周围形成的、被固定为接地电位的保护电极153。保护电极153在多层配线构造123中形成最上方的第三配线层122c的一个，并且配置在最上方的第三层间绝缘层121c上。保护电极153以在俯视时从外方划分差分放大屏蔽电极135的方式，形成为沿着差分放大屏蔽电极135延伸的带状。保护电极153在俯视时成c字状地延伸。
131.保护电极153在第三层间绝缘层121c上与低电位端子24和屏蔽电极130独立(分离)地形成。保护电极153在该方式中，经由任意的第一～第二配线层122a～122b和任意的第一～第三通孔电极124～126与低电位端子24电连接。当然，保护电极153也可以包括在第三层间绝缘层121c上与低电位端子24电连接的连接部。即，保护电极153也可以与低电位端子24和屏蔽电极130一体地形成。
132.以上，基于半导体器件151，也能够起到与对于半导体器件1所说明的效果相同的效果。另外，半导体器件151包括沿着差分放大屏蔽电极135形成为带状的保护电极153。由此，在对高电位端子23、低电位端子24、非反转输入端子25、反转输入端子26和输出端子27的任一者施加esd浪涌电压的情况下，能够通过保护电极153吸收该esd浪涌电压。其结果是，能够提高静电破坏耐量。
133.图10是表示组装了本发明的第三实施方式的半导体器件201的半导体封装体202的立体图。图11是用电路记号表示图10所示的半导体封装体202的电构造的图。图12是表示图10所示的半导体封装体202的内部构造的平面图。
134.参照图10～图12，半导体封装体202在该方式中由8端子型的sop构成。半导体封装体202不限于sop，也可以由qfn、dfp、dip、qfp、sip或者soj，或者与它们类似的各种封装体构成。
135.半导体封装体202包含封装体主体3。封装体主体3由模塑树脂(例如环氧树脂)构成，成形为长方体形状。封装体主体3具有一侧的安装面4、另一侧的非安装面5、以及连接安
装面4和非安装面5的第一～第四侧壁6a～6d。安装面4和非安装面5在从它们的法线方向z看的俯视时形成为四边形形状(具体而言长方形状)。安装面4在半导体封装体202被安装在连接对象的状态下，是与该连接对象相对的面。作为连接对象，能够例示pcb等的电路基板。
136.第一～第四侧壁6a～6d包括第一侧壁6a、第二侧壁6b、第三侧壁6c和第四侧壁6d。第一侧壁6a和第二侧壁6b沿着第一方向x延伸，在与第一方向x正交的第二方向y上相对。第一侧壁6a和第二侧壁6b形成封装体主体3的长边。第三侧壁6c和第四侧壁6d沿着第二方向y延伸，在第一方向x上相对。第三侧壁6c和第四侧壁6d形成封装体主体3的短边。封装体主体3的长边的长度可以为4mm以上且8mm以下。封装体主体3的短边的长度可以为3mm以上且7mm以下。
137.半导体封装体202包括配置在封装体主体3内的板状的裸片焊盘7。裸片焊盘7在封装体主体3内配置在安装面4侧。裸片焊盘7包含铜、铜基合金、铁和铁基合金之中的至少一者。裸片焊盘7在该方式中仅包含焊盘主体8，不具有第一引出部9和第二引出部10。裸片焊盘7(焊盘主体8)在俯视时形成为四边形形状。
138.半导体封装体202包括从封装体主体3的内部向外部引出的多个(该方式中为8个)引线端子11。多个引线端子11分别包含铜、铜基合金、铁和铁基合金之中的至少一者。多个引线端子11具体而言包括单一的高电位引线端子12、单一的低电位引线端子13、多个非反转输入引线端子14、多个反转输入引线端子15和多个输出引线端子16。
139.多个非反转输入引线端子14包括第一非反转输入引线端子14a和第二非反转输入引线端子14b。多个反转输入引线端子15包括第一反转输入引线端子15a和第二反转输入引线端子15b。多个输出引线端子16包括第一输出引线端子16a和第二输出引线端子16b。高电位引线端子12和低电位引线端子13是对低电位引线端子13施加基准电位的电源引线端子。低电位引线端子13具体而言是被固定为接地电位的接地引线端子。
140.在第一侧壁6a侧，第一输出引线端子16a、第一反转输入引线端子15a、第一非反转输入引线端子14a和低电位引线端子13从第三侧壁6c侧向第四侧壁6d侧依次地隔开间隔地配置。在第二侧壁6b侧，高电位引线端子12、第二输出引线端子16b、第二反转输入引线端子15b和第二非反转输入引线端子14b从第三侧壁6c侧向第四侧壁6d侧依次地隔开间隔地配置。
141.高电位引线端子12夹着封装体主体3与第一输出引线端子16a相对。第二输出引线端子16b夹着封装体主体3与第一反转输入引线端子15a相对。第二反转输入引线端子15b夹着封装体主体3与第一非反转输入引线端子14a相对。第二非反转输入引线端子14b夹着封装体主体3与低电位引线端子13相对。
142.多个引线端子11分别具有内侧端部17、外侧端部18和引线部19。内侧端部17位于封装体主体3内，具有与安装面4(非安装面5)平行的板面。配置在四角的多个引线端子11的内侧端部17在俯视时以与裸片焊盘7的2边相对的方式分别形成为l字状。外侧端部18位于封装体主体3外，具有与安装面4(非安装面5)平行的板面。引线部19从内侧端部17被引出到封装体主体3外，与外侧端部18连接。引线部19在封装体主体3外向安装面4侧弯曲，在法线方向z上在横穿安装面4的高度位置，与外侧端部18连接。
143.多个引线端子11的形状是任意的。另外，高电位引线端子12、低电位引线端子13、第一非反转输入引线端子14a、第一反转输入引线端子15a、第一输出引线端子16a、第二非
反转输入引线端子14b、第二反转输入引线端子15b和第二输出引线端子16b的配置是任意的，不限于图10～图13中所示的配置。
144.半导体封装体202包括在封装体主体3内配置在裸片焊盘7上的半导体器件201。半导体器件201在封装体主体3内与裸片焊盘7相对地配置在非安装面5侧。半导体器件201与第一实施方式的半导体器件1同样地，包括将所输入的差分信号放大并输出的差分放大器21、和与差分放大器21电连接的多个端子22。差分放大器21形成在半导体器件201的内部。多个端子22形成在半导体器件201的一个面。半导体器件201以多个端子22与封装体主体3的非安装面5相对的姿态，配置在裸片焊盘7的非安装面5侧的板面上。
145.半导体器件201由包括多个(2个以上)的差分放大器21的多信道型构成，这一点与上述的第一实施方式的半导体器件1不同。半导体器件201在该方式中，由作为多信道型的一例的包括2个差分放大器21的双信道型构成。多个差分放大器21包括第一差分放大器21a和第二差分放大器21b。
146.多个端子22包括单一的高电位端子23、单一的低电位端子24、多个非反转输入端子25、多个反转输入端子26和多个输出端子27。高电位端子23和低电位端子24是对低电位端子24施加基准电位的电源端子，作为共通端子分别与多个差分放大器21连接。低电位端子24具体而言是固定为接地电位的接地端子。
147.多个非反转输入端子25包括与第一差分放大器21a电连接的第一非反转输入端子25a和与第二差分放大器21b电连接的第二非反转输入端子25b。多个反转输入端子26包括与第一差分放大器21a电连接的第一反转输入端子26a和与第二差分放大器21b电连接的第二反转输入端子26b。多个输出端子27包括与第一差分放大器21a电连接的第一输出端子27a和与第二差分放大器21b电连接的第二输出端子27b。
148.半导体封装体202在封装体主体3内插设在裸片焊盘7和半导体器件201之间，包括将裸片焊盘7和半导体器件201接合的导电接合材料28(参照图12的阴影部)。导电接合材料28由绝缘接合剂、金属接合剂或者焊料构成。
149.半导体封装体202包括在封装体主体3内将半导体器件201的多个端子22分别电连接于对应的引线端子11的多个(在该方式在为8个)导线29。多个导线29分别成为键合导线。多个导线29包括铜导线、金导线和铝导线之中的至少一者。
150.多个导线29具体而言包括单一的高电位导线30、单一的低电位导线31、多个非反转输入导线32、多个反转输入导线33和多个输出导线34。多个非反转输入导线32包括第一非反转输入导线32a和第二非反转输入导线32b。多个反转输入导线33包括第一反转输入导线33a和第二反转输入导线33b。多个输出导线34包括第一输出导线34a和第二输出导线34b。
151.高电位导线30与高电位引线端子12和高电位端子23连接。低电位导线31与低电位引线端子13和低电位端子24连接。第一非反转输入导线32a与第一非反转输入引线端子14a和第一非反转输入端子25a连接。第二非反转输入导线32b与第二非反转输入引线端子14b和第二非反转输入端子25b连接。
152.第一反转输入导线33a与第一反转输入引线端子15a和第一反转输入端子26a连接。第二反转输入导线33b与第二反转输入引线端子15b和第二反转输入端子26b连接。第一输出导线34a与第一输出引线端子16a和第一输出端子27a连接。第二输出导线34b与第二输
出引线端子16b和第二输出端子27b连接。
153.半导体封装体202具有表示多个引线端子11的配置的标记35。标记35在该方式中由形成在第三侧壁6c的凹部36构成。凹部36在俯视时从第三侧壁6c向第四侧壁6d凹陷成圆弧状。由此，第三侧壁6c和第四侧壁6d成非对称形状，多个引线端子11的配置被确定。标记35也可以是代替凹部36或者在其基础上被着色为与形成在非安装面5的凹部和/或者半导体封装体202不同的颜色的印记。在该情况下，标记35在俯视时也可以形成在任意的引线端子11(例如第一输出引线端子16a)的附近。
154.图13是表示图12所示的半导体器件201的电构造的电路图。半导体器件201包括第一差分放大器21a和第二差分放大器21b。第一差分放大器21a与高电位端子23、低电位端子24、第一非反转输入端子25a、第一反转输入端子26a和第一输出端子27a连接，将输入的差分信号放大并输出。第一差分放大器21a由第一非反转输入端子25a与第一反转输入端子26a之间的电位差在高电位端子23与低电位端子24之间的电位差的范围内进行动作的rail-to-rail输出型的ab级放大器构成。
155.第二差分放大器21b与高电位端子23、低电位端子24、第二非反转输入端子25b、第二反转输入端子26b和第二输出端子27b连接，将输入的差分信号放大并输出。第二差分放大器21b由第二非反转输入端子25b与第二反转输入端子26b之间的电位差在高电位端子23与低电位端子24之间的电位差的范围内进行动作的rail-to-rail输出型的ab级放大器构成。
156.第一差分放大器21a和第二差分放大器21b与第一实施方式的差分放大器21同样地，分别包括多个(在该方式中为3个)恒流电路41～43、输入电路44、放大电路45和输出电路46。第二差分放大器21b的输入电路44、放大电路45和输出电路46的结构与第一差分放大器21a的输入电路44、放大电路45和输出电路46的结构相同，所以第二差分放大器21b由模块图简略化地表示，电路图的具体的图示省略。
157.另外，由于第一差分放大器21a的恒流电路41～43和第二差分放大器21b的恒流电路41～43具有相同的结构，因此在图13的纸面右侧，由1个电路图表示多个恒流电路41～43。多个恒流电路41～43、输入电路44、放大电路45和输出电路46的结构与第一实施方式的差分放大器21的结构相同，所以标注相同的附图标记而省略说明。
158.图14是将图12所示的半导体器件201的内部构造的布局用模块图来表示的平面图。图15是图14所示的半导体器件201的示意性的截面图。图16是在图14所示的布局中追加了屏蔽电极130的平面图。
159.图15是将半导体器件201的截面构造简略化地表示的图，而没有表示特定部位的截面。
160.参照图14～图16，半导体器件201与第一实施方式的半导体器件1同样地，包括半导体芯片100和在半导体芯片100的第一主面101中划分出的器件区域104。器件区域104在该方式中包括相互隔开间隔地划分的恒流区域105、多个输入区域106、多个放大区域107和多个输出区域108。
161.多个输入区域106包括第一输入区域106a和第二输入区域106b。多个放大区域107包括第一放大区域107a和第二放大区域107b。多个输出区域108包括第一输出区域108a和第二输出区域108b。恒流区域105、多个输入区域106和多个放大区域107形成1个差分放大
区域109。
162.恒流区域105划分在第一主面101的中央部。恒流区域105在俯视时划分为四边形形状。恒流区域105在该方式中被划分为在俯视时沿着第一方向x延伸的长方形形状。
163.第一输入区域106a在第一主面101中划分在第一侧面103a和恒流区域105之间的区域。第一输入区域106a划分在连接第一侧面103a和第四侧面103d的角部附近的区域。第一输入区域106a在俯视时划分为四边形形状。第一输入区域106a在该方式中，在俯视时划分为沿着第一方向x延伸的长方形形状。
164.第一放大区域107a在第一主面101中划分在恒流区域105和第一输入区域106a之间的区域。第一放大区域107a在该方式中，划分为在俯视时从第二侧面103b侧和第三侧面103c侧的2个方向与第一输入区域106a相对的l字状。
165.第一输出区域108a在第一主面101中划分在第三侧面103c和第一放大区域107a之间的区域。第一输出区域108a划分在连接第一侧面103a和第三侧面103c的角部附近的区域。第一输出区域108a也可以在第一方向x上与恒流区域105相对。第一输出区域108a隔着第一放大区域107a与第一输入区域106a相对。
166.第二输入区域106b划分在第二侧面103b和恒流区域105之间的区域。第二输入区域106b在第一主面101中划分在连接第二侧面103b和第四侧面103d的角部附近的区域。第二输入区域106b在俯视时划分为四边形形状。第二输入区域106b在该方式中，划分为在俯视时沿着第一方向x延伸的长方形形状。
167.第二放大区域107b在第一主面101中划分在恒流区域105和第二输入区域106b之间的区域。第二放大区域107b在该方式中，划分为在俯视时从第一侧面103a侧和第三侧面103c侧的2个方向与第二输入区域106b相对的l字状。
168.第二输出区域108b在第一主面101中划分在第三侧面103c和第二放大区域107b之间的区域。第二输出区域108b划分在连接第二侧面103b和第三侧面103c的角部附近的区域，在第二方向y上与第一输出区域108a相对。第二输出区域108b也可以在第一方向x上与恒流区域105相对。第二输出区域108b隔着第二放大区域107b与第二输入区域106b相对。
169.恒流区域105、第一输入区域106a、第二输入区域106b、第一放大区域107a、第二放大区域107b、第一输出区域108a和第二输出区域108b的配置和平面形状是任意的，不限于特定的部位和形状。
170.半导体器件201包括形成在器件区域104的多个差分放大器21。多个差分放大器21包括第一差分放大器21a和第二差分放大器21b。第一差分放大器21a设置在第一侧面103a侧的区域中，第二差分放大器21b相对于第一差分放大器21a设置在第二侧面103b侧的区域中。
171.第一差分放大器21a包括在恒流区域105中形成的多个恒流电路41～43、在第一输入区域106a中形成的输入电路44、在第一放大区域107a中形成的放大电路45、和在第一输出区域108a中形成的输出电路46。
172.第二差分放大器21b包括在恒流区域105中形成的多个恒流电路41～43、在第二输入区域106b中形成的输入电路44、在第二放大区域107b中形成的放大电路45、和在第二输出区域108b中形成的输出电路46。第二差分放大器21b的多个恒流电路41～43与第一差分放大器21a的多个恒流电路41～43一起集成在1个恒流区域105中。
173.多个差分放大器21分别包括设置在第一主面101中的多个晶体管。在图15中，多个差分放大器21的构造使用半导体芯片100侧的半导体区域110和半导体芯片100的上侧的电极构造111(参照阴影部)，简略化地表示。
174.参照图15，半导体器件201与第一实施方式的半导体器件1同样地，包括层叠在第一主面101上，且将器件区域104(恒流区域105、多个输入区域106、多个放大区域107和多个输出区域108)一并覆盖的绝缘层120(多层配线构造123)。多个第一～第三配线层122a～122c在该方式中分别形成图13所示的电路图的配线部的一部分。
175.参照图14和图16，上述的高电位端子23、低电位端子24、第一非反转输入端子25a、第一反转输入端子26a、第一输出端子27a、第二非反转输入端子25b、第二反转输入端子26b和第二输出端子27b作为最上方的第三配线层122c，在最上方的第三层间绝缘层121c上隔开间隔地分别形成。高电位端子23、低电位端子24、第一非反转输入端子25a、第一反转输入端子26a、第一输出端子27a、第二非反转输入端子25b、第二反转输入端子26b和第二输出端子27b在俯视时分别形成为四边形形状。
176.高电位端子23在俯视时与第二输出区域108b相邻地配置。高电位端子23具体而言，在俯视时配置在第三侧面103c和第二输出区域108b之间的区域。低电位端子24在俯视时与第一输入区域106a相邻地配置。低电位端子24具体而言，在俯视时配置在第四侧面103d和第一输入区域106a之间的区域中。
177.第一非反转输入端子25a在俯视时与第一输入区域106a相邻地配置。第一非反转输入端子25a具体而言，在俯视时配置在第一侧面103a和第一输入区域106a之间的区域中。
178.第一反转输入端子26a在俯视时与第一输入区域106a相邻地配置。第一反转输入端子26a具体而言，在俯视时配置在第一侧面103a和第一输入区域106a之间的区域中。第一反转输入端子26a从第一非反转输入端子25a向第三侧面103c侧隔开间隔地配置，在第一方向x上与第一非反转输入端子25a相对。
179.第一输出端子27a在俯视时与第一输出区域108a相邻地配置。第一输出端子27a具体而言，在俯视时配置在第三侧面103c和第一输出区域108a之间的区域中。
180.第二非反转输入端子25b在俯视时与第二输入区域106b相邻地配置。第二非反转输入端子25b具体而言，在俯视时配置在第四侧面103d和第二输入区域106b之间的区域中。第二非反转输入端子25b从低电位端子24向第二侧面103b侧隔开间隔地配置，在第二方向y上与低电位端子24相对。
181.第二反转输入端子26b在俯视时与第二输入区域106b相邻地配置。第二反转输入端子26b具体而言，在俯视时配置在第二侧面103b和第二输入区域106b之间的区域中。
182.第二输出端子27b在俯视时与第二输出区域108b相邻地配置。第二输出端子27b具体而言，在俯视时配置在第二侧面103b和第二输出区域108b之间的区域中。第二输出端子27b也可以与第二放大区域107b相邻地配置。即，第二输出端子27b的一部分或者全部也可以在俯视时配置在第二侧面103b和第二放大区域107b之间的区域中。第二输出端子27b从第二反转输入端子26b向第三侧面103c侧隔开间隔地配置，在第一方向x上与第二反转输入端子26b相对。
183.参照图16，半导体器件201与第一实施方式的半导体器件1同样地，包括以遮蔽器件区域104的方式配置在第一主面101上且被固定为接地电位的屏蔽电极130。屏蔽电极130
具体而言，被组装在绝缘层120(多层配线构造123)中。屏蔽电极130将来自外部的电磁波屏蔽。作为来自外部的电磁波，能够例示由差分放大器21(第一差分放大器21a和第二差分放大器21b)的工作频带外的rf(radio frequency)信号等形成的电磁干扰信号。
184.屏蔽电极130在1mhz以上且5ghz以下的范围中具有屏蔽频带。基于该屏蔽电极130，能够将1mhz以上且5ghz以下的电磁干扰信号适当地屏蔽。屏蔽电极130尤其优选的是在至少1mhz以上且2ghz以下的范围中具有屏蔽频带。
185.屏蔽电极130在多层配线构造123中形成第一～第三配线层122a～123c之中的任意的配线层122之一，配置在任意的层间绝缘层121之上。屏蔽电极130在该方式中，在多层配线构造123中形成最上方的第三配线层122c之一，配置在最上方的第三层间绝缘层121c之上。
186.屏蔽电极130在该方式中，遮蔽恒流区域105、多个输入区域106、多个放大区域107和多个输出区域108。屏蔽电极130具体而言，一体地包括将恒流区域105遮蔽的第一屏蔽电极131、将多个输入区域106遮蔽的多个第二屏蔽电极132、将多个放大区域107遮蔽的多个第三屏蔽电极133和将多个输出区域108遮蔽的多个第四屏蔽电极134。
187.第一屏蔽电极131屏蔽从外部去往恒流区域105的电磁波，并且抑制在恒流区域105中的噪声或误动作。第一屏蔽电极131优选遮蔽恒流区域105的整个区域。
188.多个第二屏蔽电极132包括将第一输入区域106a遮蔽的第二屏蔽电极132a、和将第二输入区域106b遮蔽的第二屏蔽电极132b。多个第二屏蔽电极132屏蔽从外部去往对应的输入区域106的电磁波，并且分别抑制对应的输入区域106中的噪声或误动作。多个第二屏蔽电极132优选分别将对应的输入区域106的整个区域遮蔽。
189.多个第三屏蔽电极133包括将第一放大区域107a遮蔽的第三屏蔽电极133a、和将第二放大区域107b遮蔽的第三屏蔽电极133b。多个第三屏蔽电极133将从外部去往对应的放大区域107的电磁波屏蔽，并且分别抑制对应的放大区域107中的噪声或误动作。多个第三屏蔽电极133优选分别将对应的放大区域107的整个区域遮蔽。
190.多个第四屏蔽电极134包括将第一输出区域108a遮蔽的第四屏蔽电极134a、和将第二输出区域108b遮蔽的第四屏蔽电极134b。多个第四屏蔽电极134屏蔽从外部去往对应的输出区域108的电磁波，并且分别抑制对应的输出区域108中的噪声或误动作。多个第四屏蔽电极134优选分别将对应的输出区域108的整个区域遮蔽。
191.第一屏蔽电极131、多个第二屏蔽电极132和多个第三屏蔽电极133在该方式中，形成将包含恒流区域105、多个输入区域106和多个放大区域107的差分放大区域109一并遮蔽的差分放大屏蔽电极135。另一方面，多个第四屏蔽电极134形成将多个输出区域108遮蔽的输出屏蔽电极136。
192.屏蔽电极130包括向低电位端子24延伸且与低电位端子24电连接的屏蔽连接部137。屏蔽连接部137只要与低电位端子24连接即可，能够以任意的方式引绕。屏蔽电极130在该方式中，与低电位端子24一体地形成，被固定为接地电位。即，屏蔽电极130在与低电位端子24之间形成有1个最上方的第三配线层122c。
193.像这样，第一差分放大器21a被第一屏蔽电极131、第二屏蔽电极132a、第三屏蔽电极133a和第四屏蔽电极134a成为一体的部分遮蔽。另外，第二差分放大器21b被第一屏蔽电极131、第二屏蔽电极132b、第三屏蔽电极133b和第四屏蔽电极134b成为一体的部分遮蔽。
194.屏蔽电极130只要包括第一～第四屏蔽电极131～134之中的至少一者即可，不一定要包括第一～第四屏蔽电极131～134的全部。屏蔽电极130优选具有第一～第四屏蔽电极131～134之中至少将恒流区域105遮蔽的第一屏蔽电极131和将多个输入区域106遮蔽的多个第二屏蔽电极132的任意一者。
195.在该情况下，屏蔽电极130尤其优选具有第一屏蔽电极131和多个第二屏蔽电极132的两者。屏蔽电极130最优选包括第一～第四屏蔽电极131～134的全部。另外，第一～第四屏蔽电极131～134只要被固定为接地电位即可，不一定要一体地形成。第一～第四屏蔽电极131～134之中至少一者也可以分体地形成。
196.虽然省略了具体的图示，屏蔽电极130与第一实施方式的半导体器件1同样地，包括使下层的绝缘层120露出的多个贯通孔138(一并参照图8a～图8b)。多个贯通孔138的构造因为与第一实施方式的多个贯通孔138相同，所以多个贯通孔138的说明省略。
197.再次参照图15，半导体器件201与第一实施方式的半导体器件1同样地，包括覆盖绝缘层120(多层配线构造123)的保护层140(无机绝缘膜142和有机绝缘膜143)。保护层140覆盖屏蔽电极130的整个区域，在屏蔽电极130外的区域中具有多个焊盘开口141。
198.多个焊盘开口141使高电位端子23的一部分、低电位端子24的一部分、第一非反转输入端子25a的一部分、第二非反转输入端子25b的一部分、第一反转输入端子26a的一部分、第二反转输入端子26b的一部分、第一输出端子27a的一部分和第二输出端子27b的一部分分别作为焊盘部露出。关于保护层140的其它的构造的说明，与第一实施方式的保护层140相同，因此省略。
199.以上，如半导体器件201所示，在具有多个差分放大器21的构造中，也能够起到与关于第一实施方式的半导体器件1所说明的效果相同的效果。
200.图17是与图16对应的平面图，是用于说明本发明的第四实施方式的半导体器件211的构造的平面图。以下，关于与对半导体器件201已说明的构造对应的构造，标注相同的参照附图标记而省略说明。
201.参照图17，半导体器件211包括在屏蔽电极130中将差分放大屏蔽电极135镶边的缝隙152。缝隙152在俯视时从外方划分出包括恒流区域105、输入区域106和放大区域107的差分放大区域109。缝隙152以使差分放大屏蔽电极135和输出屏蔽电极136的连接部保留的方式在俯视时成c字状地延伸。
202.半导体器件211与差分放大屏蔽电极135隔开间隔地沿着差分放大屏蔽电极135的周围形成，包括固定为接地电位的保护电极153。保护电极153形成在多层配线构造123中最上方的第三配线层122c之一，配置在最上方的第三层间绝缘层121c上。保护电极153以在俯视时从外方划分出差分放大屏蔽电极135的方式形成为沿着差分放大屏蔽电极135延伸的带状。保护电极153在俯视时成c字状地延伸。
203.保护电极153在第三层间绝缘层121c之上与低电位端子24和屏蔽电极130独立(分离)地形成。保护电极153在该方式中，经由任意的第一～第二配线层122a～122b和任意的第一～第三通孔电极124～126电连接于低电位端子24。当然，保护电极153也可以包括在第三层间绝缘层121c之上与低电位端子24电连接的连接部。即，保护电极153也可以与低电位端子24和屏蔽电极130一体地形成。
204.以上，基于半导体器件211也能够起到与关于半导体器件1所说明的效果相同的效
果。另外，半导体器件211包括沿着差分放大屏蔽电极135形成为带状的保护电极153。由此，高电位端子23、低电位端子24、多个非反转输入端子25、多个反转输入端子26和多个输出端子27的任一者在被施加了esd浪涌电压的情况下，也能够由保护电极153吸收该esd浪涌电压。其结果是，能够提高静电破坏耐量。
205.本发明的实施方式能够进一步以其它方式实施。
206.在上述的各实施方式中，差分放大器21(恒流电路41～43、输入电路44、放大电路45和输出电路46)中包含的各种晶体管，也可以利用cmos晶体管形成。即，差分放大器21也可以由cmos差分放大器形成。cmos差分放大器具有低功耗且输入阻抗高这样的优点，但在cmos晶体管中存在容易产生噪声这样的构造上的问题。这一点，通过利用屏蔽电极130将cmos差分放大器遮蔽，从而能够降低cmos晶体管中由来自外部的电磁波引起的噪声成分。
207.在上述的各实施方式中，在第一～第二配线层122a～122b的设计规则没有问题的情况下，屏蔽电极130也可以配置在位于最上方的层间绝缘层(第三层间绝缘层121c)的下层侧的层间绝缘层(第一～第二层间绝缘层121a～121b)之上。
208.在上述的各实施方式中，半导体芯片100也可以包含p型(第一导电型)或者n型(第二导电型)的半导体基板。另外，半导体芯片100也可以包括形成在p型或者n型的半导体基板之上的p型或者n型的外延层。
209.在上述的各实施方式中，也可以采用由无机绝缘膜142和有机绝缘膜143的任意一者构成的保护层140。
210.在上述第一～第二实施方式中，说明了形成有3个第一～第三恒流电路41～43的例子。但是，也可以代替3个恒流电路41～43，采用从1个恒流电路(第一恒流生成电路47和第二恒流生成电路48)使恒流分流到各种电路的方式。
211.在上述的第一～第二实施方式中，说明了3个第一～第三恒流电路41～43形成在1个恒流区域105中的例子。但是，3个第一～第三恒流电路41～43也可以分别形成在相互隔开间隔地划分在任意的区域中的2个以上的恒流区域105。在该情况下，由2个以上的第一屏蔽电极131分别覆盖对应的恒流区域105即可。
212.在上述第三～第四实施方式中，以高电位端子23和低电位端子24作为第一差分放大器21a和第二差分放大器21b的共通端子分别形成的例子进行了说明。但是，也可以相对于第一差分放大器21a和第二差分放大器21b形成独立地施加高电位的多个高电位端子23。另外，也可以相对于第一差分放大器21a和第二差分放大器21b形成独立地施加低电位的多个低电位端子24。
213.在上述的第三～第四实施方式中，以形成有第一差分放大器21a用的3个第一～第三恒流电路41～43和第二差分放大器21b用的3个第一～第三恒流电路41～43的例子进行了说明。但是，也可以代替6个恒流电路41～43，采用从1个恒流电路(第一恒流生成电路47和第二恒流生成电路48)使恒流分流到第一差分放大器21a和第二差分放大器21b的各种电路的方式。
214.在上述的第三～第四实施方式中，以形成有第一差分放大器21a用的3个第一～第三恒流电路41～43和第二差分放大器21b用的3个第一～第三恒流电路41～43的例子进行了说明。但是，6个第一～第三恒流电路41～43也可以分别形成在相互隔开间隔地划分在任意的区域中的2个以上的恒流区域105中。例如，第一差分放大器21a用的恒流区域105和第
二差分放大器21b用的恒流区域105可以相互隔开间隔地划分在任意的区域。在该情况下，由2个以上的第一屏蔽电极131分别覆盖对应的恒流区域105即可。
215.在上述第三～第四实施方式中，以在半导体封装体202中裸片焊盘7形成为电浮置状态为例进行了说明。但是，在半导体封装体202中也可以与上述的第一～第二实施方式的半导体封装体2同样地，采用裸片焊盘7被固定为接地电位的方式。例如，也可以半导体封装体202的低电位引线端子13的内侧端部17与裸片焊盘7一体地形成，将裸片焊盘7固定为该电位。在该情况下，裸片焊盘7也可以兼做将来自外部的电磁波屏蔽的屏蔽板。
216.在上述的第一～第二实施方式中，也可以采用图18所示的半导体封装体2。图18是表示图1所示的半导体封装体2的变形例的截面图。
217.参照图18，裸片焊盘7在封装体主体3内配置在非安装面5侧。多个引线端子11在封装体主体3外向安装面4侧弯曲。半导体器件1在封装体主体3内相对于裸片焊盘7配置在封装体主体3的安装面4侧。半导体器件1以多个端子22与封装体主体3的安装面4相对的姿态，配置在裸片焊盘7的安装面4侧的板面上。
218.多个导线29以与第一实施方式的半导体封装体2同样的方式，将对应的引线端子11分别连接于对应的端子22。由此，裸片焊盘7和屏蔽电极130被固定为接地电位。
219.基于这样的半导体封装体2，在搭载有半导体封装体2的状态下，能够提高半导体器件1的emi耐量。在半导体封装体2被安装于连接对象的状态下来自该连接对象侧的电磁波的影响较少的情况下，也可以从半导体器件1除去屏蔽电极130。作为来自连接对象侧的电磁波的影响少的情况，能够举例在该连接对象中具有屏蔽来自外部的电磁波的电磁屏蔽件的情况等。变形例的半导体封装体2的构造也能够适用于第三～第四实施方式的半导体封装体202中。
220.本技术对应于2019年12月10日向日本国特许厅提出的特愿2019-223029号，该申请的全部公开内容作为引用被引入。关于本发明的实施方式进行了详细地说明，但这些只是为了使本发明的技术内容明确而使用的具体的例子，本发明不应该限定于这些具体例来解释，本发明的范围由附加的权利要求的范围限定。
221.附图标记的说明
[0222]1ꢀꢀꢀ
半导体器件
[0223]
21
ꢀꢀ
差分放大器
[0224]
24
ꢀꢀ
低电位端子(接地端子)
[0225]
41
ꢀꢀ
第一恒流电路
[0226]
42
ꢀꢀ
第二恒流电路
[0227]
43
ꢀꢀ
第三恒流电路
[0228]
44
ꢀꢀ
输入电路
[0229]
45
ꢀꢀ
放大电路
[0230]
46
ꢀꢀ
输出电路
[0231]
49
ꢀꢀ
第一电流镜电路
[0232]
50
ꢀꢀ
第二电流镜电路
[0233]
55
ꢀꢀ
第三电流镜电路
[0234]
56
ꢀꢀ
第四电流镜电路
[0235]
61
ꢀꢀ
第一差分电路
[0236]
62
ꢀꢀ
第二差分电路
[0237]
63a 第一差分晶体管
[0238]
63b 第一差分晶体管
[0239]
64a 第二差分晶体管
[0240]
64b 第二差分晶体管
[0241]
71
ꢀꢀ
第一电流折叠电路
[0242]
72
ꢀꢀ
第二电流折叠电路
[0243]
73
ꢀꢀ
ab级控制电路
[0244]
74a 第一偏置晶体管
[0245]
74b 第一偏置晶体管
[0246]
75a 第二偏置晶体管
[0247]
75b 第二偏置晶体管
[0248]
81a 输出晶体管
[0249]
81b 输出晶体管
[0250]
82
ꢀꢀ
推挽电路
[0251]
100 半导体芯片
[0252]
101 第一主面
[0253]
104 器件区域
[0254]
105 恒流区域
[0255]
106 输入区域
[0256]
107 放大区域
[0257]
108 输出区域
[0258]
120 绝缘层
[0259]
121 层间绝缘层
[0260]
122 配线层
[0261]
123 多层配线层
[0262]
130 屏蔽电极
[0263]
138 贯通孔
[0264]
140 保护层
[0265]
142 无机绝缘膜
[0266]
143 有机绝缘膜
[0267]
151 半导体器件
[0268]
201 半导体器件
[0269]
211 半导体器件