PLL电路及其控制方法与流程

技术特征：
1.一种pll(phase locked loop：锁相环)电路，其特征在于，包括：数字控制振荡器，其被构成为：能够在选择信号被置于有效的期间，形成环形振荡器，并以与控制代码相应的频率来振荡，在上述选择信号被置于无效的期间，注入基于基准时钟的注入沿，以及控制器，其对上述数字控制振荡器进行控制；上述控制器(a)在上述pll电路的起动期间成为第1模式，重复进行包含以下处理的循环：(i)使上述选择信号有效，使上述数字控制振荡器振荡，并进行上述数字控制振荡器所产生的振荡器时钟与基准时钟的相位比较的处理，以及(ii)使上述选择信号无效，停止上述数字控制振荡器，并通过基于上述相位比较的结果的二分法查找来更新上述控制代码的处理。2.如权利要求1所述的pll电路，其特征在于，上述控制器在上述第1模式下，在上述基准时钟的每个周期，对上述选择信号的有效与无效进行切换。3.如权利要求1或2所述的pll电路，其特征在于，上述控制器响应于上述pll电路的停止指示，保持此时的上述控制代码，并在下一个上述pll电路的起动指示时，以保持的控制代码为初始值，立即开始上述控制代码的反馈控制。4.如权利要求1～3的任意一项所述的pll电路，其特征在于，上述控制器(b)在上述二分法查找完成后成为第2模式，使上述数字控制振荡器连续动作，并使上述控制代码变化，使得上述振荡器时钟的相位接近上述基准时钟的相位，并且周期性地使上述选择信号无效。5.如权利要求4所述的pll电路，其特征在于，上述控制器包含窗口产生器，该窗口产生器接收上述数字控制振荡器的内部时钟，并切出1个脉冲来生成窗口信号；在上述第2模式下，上述选择信号与上述窗口信号对应。6.一种pll(phase locked loop：锁相环)电路的控制方法，其特征在于，上述pll电路包含数字控制振荡器，该数字控制振荡器被构成为能够在选择信号被置于有效的期间，形成环形振荡器，并以与控制代码相应的频率来振荡，在上述选择信号被置于无效的期间，注入基于基准时钟的注入沿；上述控制方法包括：起动步骤，在上述pll电路的第1次起动时，重复进行包含(i)使上述选择信号有效，使上述数字控制振荡器振荡，并进行上述数字控制振荡器所产生的振荡器时钟与基准时钟的相位比较的第1处理、以及(ii)使上述选择信号无效，停止上述数字控制振荡器，并通过基于上述相位比较的结果的二分法查找来更新上述控制代码的第2处理的循环，以及在上述二分法查找完成后，使上述数字控制振荡器连续动作，并使上述控制代码变化，使得上述振荡器时钟的相位与基准时钟的相位接近的步骤。7.如权利要求6所述的控制方法，其特征在于，在上述起动步骤中，在上述基准时钟的每个周期，上述选择信号的有效和无效被切换。8.如权利要求6或7所述的控制方法，其特征在于，还包括：
响应于上述pll电路的停止指示，保持此时的上述控制代码的步骤，以及在下一个上述pll电路的起动指示时，上述数字控制振荡器从被保持的与上述控制代码相应的频率开始振荡的步骤。

技术总结
DCO(200)被构成为：在选择信号SEL被置于有效期间，形成环形振荡器，并以与控制代码DCO＿CODE相应的频率来振荡，在选择信号SEL被置于无效期间，能够注入基于基准时钟CLK＿REF的注入沿INJ＿EDGE。控制器(500)在PLL电路(100)的起动期间，重复进行包含以下处理的循环：(i)使选择信号SEL有效，使DCO(200)振荡，并进行振荡器时钟与基准时钟CLK＿REF的相位比较；以及(ii)使选择信号无效，停止DCO(200)，并通过基于相位比较的结果的二分法查找来更新控制代码。控制代码。控制代码。


技术研发人员：辻将信
受保护的技术使用者：罗姆股份有限公司
技术研发日：2020.11.27
技术公布日：2022/7/12