改善绝缘层裂纹的发光二极管芯片及其制备方法与流程

1.本公开涉及光电子制造技术领域，特别涉及一种改善绝缘层裂纹的发光二极管芯片及其制备方法。


背景技术：

2.发光二极管(英文：light emitting diode，简称：led)作为光电子产业中极具影响力的新产品，具有体积小、使用寿命长、颜色丰富多彩、能耗低等特点，广泛应用于照明、显示屏、信号灯、背光源、玩具等领域。led的核心结构是发光二极管芯片，发光二极管芯片的制作对led的光电特性有着较大的影响。
3.发光二极管芯片通常包括依次层叠的衬底、第一半导体层、多量子阱层和第二半导体层。其中，在第二半导体层的表面还具有露出第一半导体层的凹槽，在第二半导体层上设有第二电极，在凹槽内设有第一电极，且第一电极和第一半导体层相连。在第二半导体层的表面还设有绝缘层，绝缘层延伸至凹槽的第一半导体层，且绝缘层覆盖所述第一电极和所述第二电极。
4.然而，由于第一电极是突出于第一半导体层的表面的，第二电极是突出于第二半导体层的表面的，因此绝缘层从第一电极延伸至第一半导体层、从第二电极延伸至第二半导体层时，绝缘层在垂直转角处容易出现裂纹，进而影响发光二极管芯片的质量。


技术实现要素：

5.本公开实施例提供了一种改善绝缘层裂纹的发光二极管芯片及其制备方法，能改善绝缘层在电极的垂直转角处延伸至半导体层时容易出现裂纹的问题，提升发光二极管芯片的质量。所述技术方案如下：
6.一方面，本公开实施例提供了一种改善绝缘层裂纹的发光二极管芯片，所述发光二极管芯片包括：衬底、外延层、第一电极、第二电极和绝缘层，所述外延层包括依次层叠于所述衬底上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽；所述第一电极位于所述凹槽内且与所述第一半导体层相连，所述第一电极靠近所述第一半导体层的表面与所述第一电极的侧壁呈第一锐角；所述第二电极位于所述第二半导体层的表面，所述第二电极靠近所述第二半导体层的表面与所述第二电极的侧壁呈第二锐角；所述绝缘层位于所述第一半导体层、所述第二半导体层、所述第一电极和所述第二电极上。
7.可选地，所述第一锐角和所述第二锐角均为30
°
至40
°
。
8.可选地，所述绝缘层上具有第一通孔和第二通孔，所述第一通孔露出所述第一电极，所述第二通孔露出所述第二电极，所述第一通孔的内壁与所述第一电极远离所述衬底的表面呈第一钝角，所述第二通孔的内壁与所述第二电极远离所述衬底的表面呈第二钝角，所述第一通孔内具有第一焊点块，所述第二通孔内具有第二焊点块。
9.可选地，所述第一钝角和所述第二钝角为100
°
至160
°
。
10.可选地，所述第一电极包括依次层叠的au层、aube层和au层；所述第二电极包括依次层叠的au层、augeni层、au层、pt层、ti层、pt层和ti层。
11.另一方面，本公开实施例还提供了一种发光二极管芯片的制备方法，所述制备方法包括：在衬底上生长外延层，所述外延层包括依次层叠于所述衬底上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽；在所述凹槽内形成与所述第一半导体层相连的第一电极，所述第一电极靠近所述第一半导体层的表面与所述第一电极的侧壁呈第一锐角；在所述第二半导体层的表面形成第二电极，所述第二电极靠近所述第二半导体层的表面与所述第二电极的侧壁呈第二锐角；在所述第一半导体层、所述第二半导体层、所述第一电极和所述第二电极上形成绝缘层。
12.可选地，所述在所述凹槽内形成与所述第一半导体层相连的第一电极，包括：在所述外延层远离所述衬底的表面形成第一光刻胶层，所述第一光刻胶层对应所述第一半导体层上待形成所述第一电极的区域具有第一蒸镀孔，所述第一蒸镀孔包括相连的第一段和第二段，所述第一段靠近所述第一半导体层的表面，所述第一段和所述第二段均为锥形，且所述第一段的大端和所述第二段的大端靠近所述衬底，所述第一段的内壁与所述第一半导体层的表面之间的第一夹角小于所述第二段的内壁与所述第一半导体层的表面之间的第二夹角；在所述第一蒸镀孔内蒸镀形成所述第一电极，所述第一锐角位于所述第一夹角和所述第二夹角之间。
13.可选地，所述在所述外延层远离所述衬底的表面形成第一光刻胶层，包括：在所述外延层远离所述衬底的表面涂覆负性光刻胶；采用灰度掩膜对所述负性光刻胶进行曝光，显影后形成所述第一蒸镀孔，得到所述第一光刻胶层。
14.可选地，所述在所述第二半导体层的表面形成第二电极，包括：在所述外延层远离所述衬底的表面形成第二光刻胶层，所述第二光刻胶层对应所述第二半导体层上待形成所述第二电极的区域具有第二蒸镀孔，所述第二蒸镀孔包括相连的第三段和第四段，所述第三段靠近所述第一半导体层的表面，所述第三段和所述第四段均为锥形，且所述第三段的大端和所述第四段的大端靠近所述衬底，所述第三段的内壁与所述第二半导体层的表面之间的第三夹角小于所述第四段的内壁与所述第二半导体层的表面之间的第四夹角；在所述第二蒸镀孔内蒸镀形成所述第二电极，所述第二锐角位于所述第三夹角和所述第四夹角之间。
15.可选地，所述在所述外延层远离所述衬底的表面形成第二光刻胶层，包括：在所述外延层远离所述衬底的表面涂覆负性光刻胶；采用灰度掩膜对所述负性光刻胶进行曝光，显影后形成所述第二蒸镀孔，得到所述第二光刻胶层。
16.本公开实施例提供的技术方案带来的有益效果至少包括：
17.本公开实施例提供的发光二极管芯片，在外延层上开设有露出第一半导体层的凹槽，且在凹槽内具有第一半导体层相连的第一电极，在第二半导体层的表面具有第二电极。其中，第一电极的侧壁和第一电极的底面之间呈锐角，第二电极的侧壁和第二电极的底面之间呈锐角。这样在外延层上形成绝缘层时，由于电极和电极的顶面之间的夹角是钝角，电极和相连的半导体层的表面之间的夹角是钝角，所以，绝缘层从电极的顶面延伸至电极的侧壁时能更加平滑地过渡，绝缘层从电极的侧壁延伸至半导体层的表面时也能更加平滑地过渡，这样形成的绝缘层在电极的转角处就不容易出现裂纹，有效提升发光二极管芯片的
质量。
附图说明
18.为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1是本公开实施例提供的一种发光二极管芯片的结构示意图；
20.图2是本公开实施例提供的一种发光二极管芯片的制备方法的流程图；
21.图3是本公开实施例提供的另一种发光二极管芯片的制备方法的流程图；
22.图4是本公开实施例提供的一种发光二极管芯片的制备状态示意图；
23.图5是本公开实施例提供的一种发光二极管芯片的制备状态示意图；
24.图6是本公开实施例提供的一种在刻胶层上形成锥孔示意图；
25.图7是本公开实施例提供的一种发光二极管芯片的制备状态示意图；
26.图8是本公开实施例提供的一种发光二极管芯片的制备状态示意图。
27.图中个标记说明如下：
28.10、衬底；
29.20、外延层；21、第一半导体层；22、多量子阱层；23、第二半导体层； 24、凹槽；
30.31、第一电极；32、第二电极；
31.40、绝缘层；41、第一通孔；42、第二通孔；
32.50、第一光刻胶层；51、第一蒸镀孔；511、第一段；512、第二段；52、第二蒸镀孔；521、第三段；522、第四段；53、第二光刻胶层；
33.61、第一焊点块；62、第二焊点块；
34.71、负性光刻胶层；72、灰度掩膜；721、遮光区域；722、透光区域；
35.α、第一锐角；β、第二锐角；
36.a、第一夹角；b、第二夹角；c、第三夹角；d、第四夹角；e、第一钝角；f、第二钝角。
具体实施方式
37.为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
38.图1是本公开实施例提供的一种发光二极管芯片的结构示意图。如图1所示，该改善绝缘层裂纹的发光二极管芯片包括：衬底10、外延层20、第一电极 31、第二电极32和绝缘层40，外延层20包括依次层叠于衬底10上的第一半导体层21、多量子阱层22和第二半导体层23，第二半导体层23的表面具有露出第一半导体层21的凹槽24。
39.如图1所示，第一电极31位于凹槽24内且与第一半导体层21相连，第一电极31靠近第一半导体层21的表面与第一电极31的侧壁呈第一锐角α；第二电极32位于第二半导体层23的表面，第二电极32靠近第二半导体层23的表面与第二电极32的侧壁呈第二锐角β。
40.如图1所示，绝缘层40位于第一半导体层21、第二半导体层23、第一电极31和第二电极32上。
41.本公开实施例提供的发光二极管芯片，在外延层上开设有露出第一半导体层的凹槽，且在凹槽内具有第一半导体层相连的第一电极，在第二半导体层的表面具有第二电极。其中，第一电极的侧壁和第一电极的底面之间呈锐角，第二电极的侧壁和第二电极的底面之间呈锐角。这样在外延层上形成绝缘层时，由于电极和电极的顶面之间的夹角是钝角，电极和相连的半导体层的表面之间的夹角是钝角，所以，绝缘层从电极的顶面延伸至电极的侧壁时能更加平滑地过渡，绝缘层从电极的侧壁延伸至半导体层的表面时也能更加平滑地过渡，这样形成的绝缘层在电极的转角处就不容易出现裂纹，有效提升发光二极管芯片的质量。
42.可选地，第一锐角α和第二锐角β均为30
°
至40
°
。示例性地，第一锐角α和第二锐角β可以是35
°
。
43.这样将第一电极31的侧壁的倾角、第二电极32的侧壁的倾角设置为该角度，在形成绝缘层时，绝缘层从电极的顶面延伸至电极的侧壁时能更加平滑地过渡，且绝缘层从电极的侧壁延伸至半导体层的表面时也能更加平滑地过渡，以使形成的绝缘层在电极的转角处就不容易出现裂纹。
44.可选地，如图1所示，绝缘层40上具有第一通孔41和第二通孔42，第一通孔41露出第一电极31，第二通孔42露出第二电极32，第一通孔41的内壁与第一电极31远离衬底10的表面呈第一钝角e，第二通孔42的内壁与第二电极32远离衬底10的表面呈第二钝角f，第一通孔41内具有第一焊点块61，第二通孔42内具有第二焊点块62。
45.通过将第一通孔41的内壁和第一电极31的表面之间设置为第一钝角e，将第二通孔42的内壁和第二电极32的表面之间设置为第二钝角f，能有效避免因通孔的转角为直角，而导致在通孔的转角处使焊点块沉积不连续，造成焊点块失效的问题，提升焊点块的制备质量。
46.示例性地，第一钝角e和第二钝角f为100
°
至160
°
。作为示例，本公开实施例中，第一钝角e和第二钝角f可以是120
°
。以避免在通孔的转角处焊点块沉积不连续，造成焊点块失效的问题。
47.可选地，第一焊点块61和第二焊点块62均包括依次层叠的ti层、al层、 ti层、al层、ti层、pt层、ni层、sn层和au层。
48.其中，第一焊点块61和第二焊点块62均包括依次层叠的ti层的厚度为 50nm至150nm、al层的厚度为200nm至500nm、ti层的厚度为50nm至150nm、 al层的厚度为200nm至500nm、ti层的厚度为50nm至150nm、pt层的厚度为 200nm至500nm、ni层的厚度为300nm至700nm、sn层的厚度为5μm至10 μm和au层的厚度为5nm至15nm。
49.作为示例，第一焊点块61和第二焊点块62均包括依次层叠的ti层的厚度为100nm、al层的厚度为300nm、ti层的厚度为100nm、al层的厚度为300nm、 ti层的厚度为100nm、pt层的厚度为300nm、ni层的厚度为500nm、sn层的厚度为8μm和au层的厚度为10nm。
50.图2是本公开实施例提供的一种发光二极管芯片的制备方法的流程图。如图2所示，该制备方法包括：
51.步骤101：在衬底10上外延生长外延层20。
52.其中，外延层20包括依次层叠于衬底10上的第一半导体层21、多量子阱层22和第二半导体层23，第二半导体层23的表面具有露出第一半导体层21的凹槽24。
53.步骤102：在凹槽24内形成与第一半导体层21相连的第一电极31，第一电极31靠近第一半导体层21的表面与第一电极31的侧壁呈第一锐角α。
54.步骤103：在第二半导体层23的表面形成第二电极32，第二电极32靠近第二半导体层23的表面与第二电极32的侧壁呈第二锐角β。
55.步骤104：在第一半导体层21、第二半导体层23、第一电极31和第二电极32上形成绝缘层40。
56.本公开实施例提供的发光二极管芯片的制备方法在制备芯片时，首先，在衬底10上外延生长的外延层20，并在外延层20上开设凹槽24，以露出第一半导体层21的表面，接着，在凹槽24内形成和第一半导体层21相连的第一电极 31，让第一电极31的侧壁和第一电极31的底面之间呈锐角，然后，在第二半导体层23的表面形成第二电极32，让第二电极32的侧壁和第二电极32的底面之间呈锐角。这样在外延层20上形成绝缘层40时，由于电极和电极的顶面之间的夹角是钝角，电极和相连的半导体层的表面之间的夹角是钝角，所以，绝缘层40从电极的顶面延伸至电极的侧壁时能更加平滑地过渡，绝缘层40从电极的侧壁延伸至半导体层的表面时也能更加平滑地过渡，这样形成的绝缘层40 在电极的转角处就不容易出现裂纹，有效提升发光二极管芯片的质量。
57.图3是本公开实施例提供的另一种发光二极管芯片的制备方法的流程图。
58.如图3所示，该制备方法包括：
59.步骤201：在衬底10上外延生长外延层20。
60.图4是本公开实施例提供的一种发光二极管芯片的制备状态示意图。如图4 所示，外延层20包括依次层叠于衬底10上的第一半导体层21、多量子阱层22 和第二半导体层23，第二半导体层23的表面具有露出第一半导体层21的凹槽 24。
61.本公开实施例中，衬底10可以是蓝宝石衬底10。衬底10可以为平片衬底 10，也可以为图形化衬底10。
62.其中，第一半导体层21和第二半导体层23中的一个为p型层，第一半导体层21和第二半导体层23中的另一个为n型层。
63.作为一种示例，第一半导体层21为p型层，第一电极31为p型电极。第二半导体层23为n型层，第二电极32为n型电极。
64.其中，n型层包括依次层叠在衬底10上的n型gaas欧姆接触层、n型 algainp扩展层、n型algainp窗口层和n型alinp限制层。
65.其中，n型algainp扩展层具有较高电导率，能让电流尽可能均匀地扩展到整个n型层，从而使多量子阱的每个区域都能够发光。n型algainp欧姆接触层是n型层中用于与p型电极连接的膜层，用于将从p型电极中注入载流子引导至n型层中的各处区域。
66.作为一种示例，本公开实施例中，n型algainp欧姆接触层的厚度为1μm 至4μm；n型algainp扩展层的厚度为1μm至3μm；n型algainp窗口层的厚度为1μm至3μm；n型alinp限制层的厚度为0.2μm至0.5μm。
67.示例性地，n型algainp窗口层的结构为n型alzgainp，其中，0.6《z《0.7。 n型algainp窗口层的厚度为0.2μm至0.5μm。
68.可选地，多量子阱层22包括3至8个al
x
ga
1-x
n量子阱层和alyga
1-y
n量子垒层，其中0＜x＜y＜1。即多量子阱层22包括交替层叠的3至8个周期的 al
x
ga
1-x
n量子阱层和alyga
1-yn量子垒层。
69.作为示例，本公开实施例中，多量子阱层22包括交替层叠的5个周期的 al
x
ga
1-x
n量子阱层和alyga
1-y
n量子垒层。
70.可选地，多量子阱层22的厚度可以为150nm至200nm。
71.在多量子阱层22的两个相反的表面分别均设有波导层。通过设置波导层能提高折射率，以改善发光二极管的出光效果。
72.其中，第一algainp波导层位于n型alinp限制层上，第二algainp波导层位于多量子阱层22上。
73.示例性地，第一algainp波导层的厚度可以是50nm至90nm。第二algainp 波导层的厚度可以是50nm至90nm。
74.在本公开实施例中，p型层包括依次层叠在多量子阱层22上的p型alinp 限制层和p型gap欧姆接触层。
75.其中，在第二algainp波导层和p型alinp限制层之间还设有alinp过渡层。
76.示例性地，p型alinp限制层的厚度可以为200nm至300nm；p型gap欧姆接触层的厚度可以为0.8μm至1.5μm。
77.本公开实施例中，在衬底10上外延生长外延层20的具体过程可以包括：
78.在gaas衬底10的表面使用mocvd(metal-organic chemical vapordeposition，金属有机化合物化学气相沉积)技术生长gainp截止层、n型gaas 欧姆接触层、n型algainp扩展层、n型algainp窗口层、n型alinp限制层、第一algainp波导层、多量子阱层22、第二algainp波导层、alinp过渡层、p 型alinp限制层、p型gap欧姆接触层；将在gaas衬底10远离外延层20的表面沉积一层sio2，再将p型gap欧姆接触层进行湿法粗化处理，然后在p型gap 欧姆接触层的表面以电子束蒸镀法分别沉积一层al2o3和sio2；接着，将gaas 衬底10的表面贴于陶瓷抛光盘面上，对sio2面进行抛光后下片，将sio2厚度由3μm抛光到1.5μm；将sio2面与蓝宝石衬底10的表面进行o
2 plasma处理，然后进行高温高压力键合；将键合后的芯片以湿法去除gaas衬底10上的sio2及gaas衬底10，以露出gainp截止层，再将gainp截止层以湿法去除并露出n 型gaas欧姆接触层；然后，再以pecvd(plasma enhanced chemical vapordeposition，等离子体增强化学的气相沉积法)沉积一层sio2，使用光刻、icp (inductively coupled plasma，电感耦合等离子体)蚀刻至p型gap欧姆接触层，并将刻蚀形成的凹槽24的槽壁斜角控制在40
°
至50
°
，将光刻胶去除。
79.步骤202：在凹槽24内形成与第一半导体层21相连的第一电极31，第一电极31靠近第一半导体层21的表面与第一电极31的侧壁呈第一锐角α。
80.其中，第一锐角α为30
°
至40
°
。
81.图5是本公开实施例提供的一种发光二极管芯片的制备状态示意图。如图5 所示，形成第一电极31的过程可以包括以下几步：
82.第一步，在外延层20远离衬底10的表面形成第一光刻胶层50。
83.其中，第一光刻胶层50对应第一半导体层21上待形成第一电极31的区域具有第一蒸镀孔51，第一蒸镀孔51包括相连的第一段511和第二段512，第一段511靠近第一半导体层21的表面，第一段511和第二段512均为锥形，且第一段511的大端和第二段512的大端靠近衬底10，第一段511的内壁与第一半导体层21的表面之间的第一夹角a小于第二段512的内
壁与第一半导体层21 的表面之间的第二夹角b。
84.第二步，在第一蒸镀孔51内蒸镀形成第一电极31。
85.其中，第一锐角α位于第一夹角a和第二夹角b之间。第一电极31包括依次层叠的au层、aube层和au层。
86.形成第一电极31时可以包括：在p型gap欧姆接触层的表面使用光刻技术定义p型电极图形，以电子束蒸镀法依次沉积au层、aube层和au层，然后，将光刻胶去除，并以480度10min退火，形成与p型gap欧姆接触层连接的p 型电极。
87.示例性地，第一电极31的au层厚度为20nm至100nm，aube层的厚度为 100nm至200nm，au层的厚度为200nm至500nm。
88.作为示例，au层厚度为50nm，aube层的厚度为180nm，au层的厚度为 300nm。
89.通过在第一光刻胶层50上刻蚀形成第一蒸镀孔51，并将第一段511的内壁和第一半导体层21之间的第一夹角a设置为小于第一电极31的侧壁的倾角，还将第二段512的内壁和第二半导体层23之间的第二夹角b设置为大于第一电极31的侧壁的倾角，这样在蒸镀的过程中，就能通过第一段511和第二段512 对沉积的金属层的侧壁进行调整修正，以使第一电极31的侧壁与第一半导体层 21之间的第一锐角α保持在第一夹角a和第二夹角b之间。
90.示例性地，第一夹角a为10
°
至30
°
，第二夹角b为70
°
至85
°
。这样形成的第一电极31的第一锐角α就能保持在30
°
至40
°
之间。
91.可选地，在外延层20远离衬底10的表面形成第一光刻胶层50，包括：在外延层20远离衬底10的表面涂覆负性光刻胶；采用灰度掩膜对负性光刻胶进行曝光，显影后形成第一蒸镀孔51，得到第一光刻胶层50。
92.其中，负性光刻胶是光照后形成不可溶物质的是负性胶，即负性光刻胶上受到光照的部分是不溶解的，而未受到光照的部分则溶解形成所需的图案。
93.其中，灰度掩膜是一种光掩膜，灰度掩膜在掩膜平面不同位置可以提供变化的透过率，在光照后能形成具有锥孔的图案。
94.图6是本公开实施例提供的一种在刻胶层上形成锥孔示意图。如图6所示，在负性光刻胶层71上设有灰度掩膜72。
95.其中，该灰度掩膜72包括遮光区域721和透光区域722。遮光区域721不透光，这样曝光时光线不会透光遮光区域721照射到负性光刻胶层71上。透光区域722可以透过光线，曝光时光线能通过透光区域722照射负性光刻胶层71。
96.如图6所示，遮光区域721的截面呈梯形，且遮光区域721上从周边边缘至中间的方向上，遮光区域721的厚度逐渐增大，也即是遮光区域的侧壁为锥面。由于灰度掩膜72的遮光区域721中不同厚度的位置对光线的透射率不同，在遮光区域721的中间区域厚度较厚，因而遮光区域721的中间区域完全不透光。而在遮光区域721的边缘，遮光区域721厚度是变化的，使得遮光区域721 的边缘上能有部分位置可以透光，且透光强度从遮光区域721边缘至中间逐渐减小，这样经过曝光、显影后，就能在负性光刻胶层71上形成锥孔。
97.步骤203：在第二半导体层23的表面形成第二电极32，第二电极32靠近第二半导体层23的表面与第二电极32的侧壁呈第二锐角β。
98.其中，第二锐角β30
°
至40
°
。
99.如图7所示，形成第二电极32的过程可以包括以下几步：
100.第一步，去除第一光刻胶层50，在外延层20远离衬底10的表面形成第二光刻胶层53，第二光刻胶层53对应第二半导体层23上待形成第二电极32的区域具有第二蒸镀孔52。
101.形成第二蒸镀孔52可以包括：采用灰度掩膜72对负性光刻胶进行曝光，显影后形成第二蒸镀孔52。
102.其中，第二蒸镀孔52包括相连的第三段521和第四段522，第三段521和第四段522均为锥形，且第三段521的大端和第四段522的大端靠近衬底10，第三段521的内壁与第二半导体层23的表面之间的第三夹角c小于第四段522 的内壁与第二半导体层23的表面之间的第四夹角d。
103.第二步，在第二蒸镀孔52内蒸镀形成第二电极32。
104.其中，第二锐角β位于第三夹角c和第四夹角d之间。第二电极32包括依次层叠的au层、augeni层、au层、pt层、ti层、pt层和ti层。
105.形成第二电极32时可以包括：在n型gaas欧姆接触层的表面使用光刻技术定义n型电极图形，以电子束蒸镀法依次沉积au层、augeni层、au层、pt 层、ti层、pt层和ti层，然后，将光刻胶去除，并以300度10min退火，形成与n型gaas欧姆接触层连接的n型电极。
106.示例性地，第二电极32上依次层叠的au层厚度为20nm至100nm，augeni 层的厚度为100nm至300nm，au层厚度为100nm至300nm，pt层的厚度为20nm 至100nm，ti层的厚度为100nm至300nm，pt层的厚度20nm至100nm，ti层的厚度20nm至100nm。
107.作为示例，第二电极32上依次层叠的au层厚度为50nm，augeni层的厚度为200nm，au层厚度为200nm，pt层的厚度为50nm，ti层的厚度为200nm， pt层的厚度50nm，ti层的厚度50nm。
108.通过在第二光刻胶层53上刻蚀形成第二蒸镀孔52，并将第三段521的内壁和第二半导体层23之间的第三夹角c设置为小于第二电极32的侧壁的倾角，还将第四段522的内壁和第二半导体层23之间的第四夹角d设置为大于第二电极32的侧壁的倾角，这样在蒸镀的过程中，就能通过第三段521和第四段522 对沉积的金属层的侧壁进行调整修正，以使第二电极32的侧壁与第二半导体层 23之间的第二锐角β保持在第三夹角c和第四夹角d之间。
109.示例性地，第三夹角c为10
°
至30
°
，第四夹角d为70
°
至85
°
。这样形成的第二电极32的第二锐角β就能保持在30
°
至40
°
之间。
110.本公开实施例中，在蒸镀第一电极31和第二电极32时，采用具有双卡位和双弹簧钩的镀锅承片台夹持芯片，这样蒸镀的过程中，芯片在镀锅中旋转40
°
至60
°
也不容易脱钩，提升芯片的连接可靠性。
111.其中，蒸镀机的行星架角度为30
°
至40
°
。
112.步骤204：在第一半导体层21、第二半导体层23、第一电极31和第二电极 32上形成绝缘层40。
113.其中，绝缘层40可以是sio2层。
114.图8是本公开实施例提供的一种发光二极管芯片的制备状态示意图。如图8 所示，形成绝缘层40的过程可以包括：以pecvd法于在第一半导体层21、第二半导体层23、第一电极31和第二电极32上沉积sio2作为绝缘保护的膜层， sio2的厚度可以是3μm至4μm。
115.步骤205：在绝缘层40上形成第一通孔41和第二通孔42，第一通孔41露出第一电极31，第二通孔42露出第二电极32，第一通孔41的内壁与第一电极 31的表面呈第一钝角e，第
二通孔42的内壁与第二电极32的表面呈第二钝角f。
116.如图1所示，步骤205可以包括：在第一电极31、第二电极32上的sio2表面使用光刻技术定义出第一通孔41和第二通孔42，以icp技术将孔内的sio2去除，将光刻胶去除，以得到第一通孔41和第二通孔42。
117.通过将第一通孔41的内壁和第一电极31的表面之间设置为第一钝角e，将第二通孔42的内壁和第二电极32的表面之间设置为第二钝角f，能有效避免因通孔的转角为直角，而导致在通孔的转角处使焊点块沉积不连续，造成焊点块失效的问题，提升焊点块的制备质量。
118.步骤206：在第一通孔41内形成第一焊点块61，在第二通孔42形成第二焊点块62。
119.其中，第一焊点块61和所述第二焊点块62均包括依次层叠的ti层、al层、 ti层、al层、ti层、pt层、ni层、sn层和au层。
120.如图1所示，具体可以包括：在第一通孔41和第二通孔42的表面使用光刻技术定义出焊点块图形，以电子束蒸镀法沉积焊点块，将光刻胶去除。
121.示例性地，第一焊点块61和第二焊点块62均包括依次层叠的ti层、al层、 ti层、al层、ti层、pt层、ni层、sn层和au层。
122.其中，第一焊点块61和第二焊点块62均包括依次层叠的ti层的厚度为 50nm至150nm、al层的厚度为200nm至500nm、ti层的厚度为50nm至150nm、 al层的厚度为200nm至500nm、ti层的厚度为50nm至150nm、pt层的厚度为 200nm至500nm、ni层的厚度为300nm至700nm、sn层的厚度为5μm至10 μm和au层的厚度为5nm至15nm。
123.作为示例，第一焊点块61和第二焊点块62均包括依次层叠的ti层的厚度为100nm、al层的厚度为300nm、ti层的厚度为100nm、al层的厚度为300nm、 ti层的厚度为100nm、pt层的厚度为300nm、ni层的厚度为500nm、sn层的厚度为8μm和au层的厚度为10nm。
124.最后，将芯片减薄到60μm，使用激光划线及裂片，将芯片分裂为单一器件，完成器件的制作。
125.以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。