半导体结构的制作方法

1.本发明涉及一种半导体结构，尤其是一种具有阶梯状的浅沟槽隔离结构以及位于其上方的栅极结构。


背景技术：

2.由于半导体组件朝向高密度化发展，单元面积内的组件尺寸不断减小。半导体组件因其尺寸小，功能多和/或制造成本低而广泛用于电子工业。半导体组件分为储存逻辑数据的半导体组件，操作、处理逻辑数据操作的半导体逻辑组件，或是同时具有半导体储存组件的功能和半导体逻辑组件和/或其他半导体组件功能的混合半导体组件。
3.近年来，随着场效晶体管(field effect transistors，fets)组件尺寸持续地缩小，习知平面式(planar)场效晶体管组件之发展已面临制程上之极限。为了克服制程限制，以非平面(non-planar)之场效晶体管组件，例如鳍状场效晶体管(fin field effect transistor，fin fet)组件来取代平面晶体管组件已成为目前之主流发展趋势。由于鳍状场效晶体管组件的立体结构可增加闸极与鳍状结构的接触面积，因此，可进一步增加栅极对于载子信道区域的控制，从而降低小尺寸组件面临的漏极引发能带降低(drain induced barrier lowering，dibl)效应，并可以抑制短通道效应(short channel effect，sce)。再者，由于鳍状场效晶体管组件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管组件的临界电压(threshold voltage)亦可藉由调整栅极的功函数而加以调控。


技术实现要素：

4.本发明公开了一种半导体结构，包括衬底，上述衬底上有一鳍状结构，浅沟槽隔离结构，位于上述衬底中，其中上述浅沟槽隔离结构具有一阶梯状顶面，并具有第一顶面以及高于上述第一顶面的第二顶面，以及一栅极结构，跨越部分上述浅沟槽隔离结构以及部分上述鳍状结构，其中上述栅极结构具有一阶梯状的底面。
5.可选地，其中上述第二顶面低于上述鳍状结构的顶面。
6.可选地，其中上述栅极结构包含有由下而上依序堆栈的衬垫层、导电层以及掩膜层。
7.可选地，其中从剖面图来看，上述衬垫层具有阶梯状的剖面结构，且上述阶梯状的剖面结构具有三个不同水平高度。
8.可选地，其中上述导电层的底面低于上述鳍状结构的顶面。
9.可选地，其中上述栅结构的硬掩膜层包含有阶梯状顶面。
10.可选地，其中上述栅极结构的最低底面与上述浅沟槽隔离结构的第一顶面齐平。
11.可选地，更包含有第二栅极结构，位于上述衬底上，其中上述第二栅极结构不位于上述浅沟槽隔离结构上方。
12.可选地，其中上述第二栅极结构具有平坦顶面。
13.本发明的特征在于，调整制作浅沟槽隔离结构时的蚀刻参数，形成具有阶梯状剖面结构的浅沟槽隔离结构。申请人发现该阶梯状的浅沟槽隔离结构具有更高的结构强度，且易于在浅沟槽隔离结构与鳍状结构的边界上形成虚置栅极结构。后续形成虚置栅极结构于阶梯状顶面时，可以保护鳍状结构本身以及栅极结构，提高组件的质量。
附图说明
14.构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
15.图1至图3绘示本发明优选实施例中形成半导体结构的步骤示意图。
16.图4绘示本发明另一优选实施例的半导体结构示意图。
17.其中，上述附图包括以下附图标记：
18.100 衬底
19.101 鳍状结构
20.102 沟渠
21.104 绝缘层
22.105 衬垫层
23.106 浅沟槽隔离结构
24.110 图案化屏蔽
25.111 氧化硅层
26.112 氮化硅层
27.113 氧化硅层
28.120 虚置栅极结构
29.121 栅极电介质层
30.122 栅极导电层
31.123 掩膜层
32.124 间隙壁
33.130 栅极结构
34.131 栅极电介质层
35.132 栅极导电层
36.133 掩膜层
37.134 间隙壁
38.s1 顶面
39.s2 顶面
40.s3 顶面
具体实施方式
41.下文已揭露足够的细节俾使所述领域的技术人员得以具以实施。再者,一些本领域技术人员熟知的对象结构与操作流程不再多加详述。当然,本发明中亦可应用其他的实施例,或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。
42.同样的,附图的实施例仅为示意且为清楚描述部分细节并未完全依照比例绘制。此外,为求简易明确,当多个实施例具有部分相近的特征时,此相近特征将以同样的实质标记表示。
43.请参照图1至图3，所绘示者为本发明优选实施例中形成半导体结构的步骤示意图。首先，如图1所示，提供一衬底100。衬底100例如是一硅衬底、一含硅衬底或一硅覆绝缘(silicon-on-insulator，soi)衬底等半导体衬底。衬底100形成有至少一鳍状结构101，在硅制程(bulk silicon)的实施态样中，鳍状结构101的形成方式优选是利用一侧壁图案转移(sidewall image transfer，sit)技术，包含透过一微影暨蚀刻制程在衬底100上形成复数个图案化牺牲层(未绘示)，依序进行沉积及蚀刻制程，以于各该图案化牺牲层的侧壁形成一间隙壁(未绘示)，后续，去除该图案化牺牲层，并透过该间隙壁的覆盖再进行一蚀刻制程，使得该间隙壁的图案被转移至单层或多层结构的一图案化屏蔽110，例如包含由一氧化硅(silicon oxide)层111、一氮化硅(silicon nitride)层112以及一氧化硅层113所组成的复合结构。之后，再经过一蚀刻制程，将图案化屏蔽110的图案转移至下方的衬底100中，形成复数个沟渠102，同时定义出各鳍状结构101。此外，在另一实施态样中，亦可再伴随一鳍状结构切割制程(fin cut)形成所需的鳍状结构101，例如是彼此平行条状的鳍状结构101。
44.在另一实施态样中，鳍状结构101的形成方式也可选择先形成一图案化硬屏蔽层(未绘示)于衬底100上，再利用一外延制程(epitaxial process)于暴露于该图案化屏蔽层外的衬底100上长出例如包含硅或硅锗等的半导体层(未绘示)，以作为相对应的鳍状结构。或者，在其他例如包含硅覆绝缘衬底的实施态样(未绘示)中，则可利用图案化屏蔽110来蚀刻衬底100的一半导体层(未绘示)，并停止于该半导体层下方的一底氧化层(未绘示)以形成该等鳍状结构。
45.接着，如图2所示，全面性地于衬底100上形成一绝缘材料层(未绘示)，优选是利用一流动式化学气相沈积(flowable chemical vapor deposition，fcvd)制程，之后再搭配化学机械抛光(chemical mechanical polishing，cmp)与回蚀刻制程，而在沟渠102内形成一绝缘层104，例如是一氧化硅。值得注意的是，在上述制作工艺时，由于在整个衬底100上凹槽102所占的面积较大，因此在绝缘层104填入凹槽102后，经历cmp与回蚀刻，会造成凹槽102靠近中央部分的绝缘层104会被蚀刻得更快，而位在凹槽102内靠近鳍状结构101的绝缘层104被蚀刻的速率较慢，容易造成凹槽102内中央的绝缘层104的顶面较周围的绝缘层104的顶面低下的结构。上述现象也可以被称作凹陷(dishing)现象。
46.在本优选实施例中，调整制程蚀刻参数，对凹槽102内的绝缘层104进行蚀刻，形成如图2所示的具有阶梯状顶面的浅沟槽隔离(sti)结构106。值得注意的是，本实施例中的浅沟槽隔离结构106具有两个不同高度的顶面，分别定义为顶面s1与顶面s2，其中顶面s1低于顶面s2，优选而言，顶面s1与顶面s2都是水平面。因此，本优选实施例的浅沟槽隔离结构106具有一阶梯状的顶面。另外，鳍状结构101的顶面可以定义为顶面s3，且本实施例中顶面s1与顶面s2皆低于顶面s3。因此在浅沟槽隔离结构106边缘靠近鳍状结构101的区域形成一阶梯状区域，该阶梯状区域具有至少三种不同高度的水平面(也就是顶面s1、顶面s2与顶面s3)。
47.根据申请人的实验结果，一般在凹陷现象下所产生的浅沟槽隔离结构通常具有圆
弧状的凹陷顶面，而本优选实施例中刻意调整蚀刻参数使得浅沟槽隔离结构的表面具有阶梯状，且每一个阶梯状的平面部分的角度接近水平(也就是说顶面s1与顶面s2均大致上与水平面平行)，而两顶面s1、s2之间可能具有一竖直或是斜面侧边。实际制作的方法除了以上调整蚀刻参数以外，还可以藉由多次进行回蚀刻来达成阶梯状顶面的浅沟槽隔离结构，在此不多加赘述。
48.需注意的是，在一实施态样中，在进行化学机械研磨与回蚀刻制程时，可因应后续形成三栅极晶体管组件或双栅极鳍状晶体管组件等结构特性的不同，而选择性去除部分图案化屏蔽110(例如是氮化硅层112以及氧化硅层113)，但不以此为限。在其他实施态样中，也可选择完全保留或完全移除图案化屏蔽110。此外，在另一实施态样中，可进一步在形成绝缘层104之前，先全面地形成一介质层，作为衬垫层(liner)105，覆盖衬底100及鳍状结构101。其中，衬垫层105例如是单层或多层结构，优选是包含氧化硅或适用的高电介质常数材料等电介质材质。衬垫层105的形成方式例如包含利用一临场蒸气产生技术(in situ steam generation，issg)，以在鳍状结构101与沟渠102的表面形成均匀分布的一衬垫层105，如图2所示，但不以此为限。在其他实施态样中，衬垫层105也可选择利用一原子层沉积(atomic layer deposition，ald)制程形成，或者是选择包含其他电介质材质。
49.接着，再如图3所示，在完全移除图案化屏蔽110(氧化硅层111)后，形成横跨鳍状结构101的至少一虚置栅极结构120以及位于鳍状结构101上的一栅极结构130。在本实施例中，形成虚置栅极结构120的制程可与普遍应用的栅极制程整合。例如可进行一栅极制程，依序在鳍状结构101形成一栅极电介质材料层(未绘示)，例如是包含氧化硅等绝缘材质，以及一栅极层(未绘示)，再图案化该栅极层及该栅极电介质材料层，而在鳍状结构101上形成如图3所示的复数个栅极结构130，包含栅极电介质层131、栅极导电层172以及掩膜层173。而虚置栅极结构120包含栅极电介质层121、栅极导电层122、掩膜层123。在一实施态样中，虚置栅极结构120的栅极导电层122例如为多晶硅栅极，但其材质非限于此，可视实际所需而定。后续，可继续形成环绕虚置栅极结构120及栅极结构130的间隙壁124、134，其中，间隙壁124、134例如是包含是氮化硅、氮氧化硅(silicon oxynitride)或氮碳化硅(silicon carbonitride)等材质。
50.值得说明的是，因为浅沟槽隔离结构106具有一阶梯状顶面(上述顶面s1与顶面s2)，因此当虚置栅极结构120完成后，因为跨越在该阶梯状区域上，因此从剖面图观察，虚置栅极结构120的也会呈现阶梯状的结构。举例来说，虚置栅极结构120跨在顶面s1、顶面s2与顶面s3上，因此虚置栅极结构120具有阶梯状的底面与阶梯状的顶面。细部观察包含有阶梯状的栅极电介质层121、阶梯状的栅极导电层122与阶梯状的掩膜层123，其中上述栅极电介质层121、栅极导电层122与掩膜层123剖面结构都具有三个不同水平高度。如图3所示，栅极导电层122的底面(与顶面s1齐平)低于鳍状结构101的顶面(也就是顶面s3)，另外虚置栅极结构120的最低底面与浅沟槽隔离结构106的顶面s1齐平。申请人发现虚置栅极结构120具有阶梯状的底面，可以稳度地与浅沟槽隔离结构106的阶梯状顶面结合，强化该区域的组件结构强度，并可以保护周围的鳍状结构101以及形成于鳍状结构101上方的栅极结构130。
51.另一方面，本优选实施例中，栅极结构130完整位于鳍状结构101上方，而不位于浅沟槽隔离结构106上，因此也并未覆盖在阶梯状的区域中。因此，栅极结构130具有平坦的底面与平坦的顶面。
52.如图3所示，本实施例的虚置栅极结构120具有部分覆盖鳍状结构101。也就是说，利用虚置栅极结构120与间隙壁133覆盖在鳍状结构101经蚀刻后的边缘上，避免鳍状结构101受到后续制程影响，例如是源极/漏极外延成长工艺，而导致结构变形、漏电流或破坏整体电性表现。
53.下文将针对本发明的半导体结构的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
54.图4绘示本发明另一优选实施例的半导体结构示意图。如图4所示，虚置栅极结构120的位置可以调整，在本优选实施例中，虚置栅极结构120的间隙壁124位于浅沟槽隔离结构106的绝缘层104以及鳍状结构101的交界处上方。在本优选实施例中，间隙壁124仍然位于鳍状结构101上(间隙壁124没有跨越到绝缘层104)，然而在本发明的其他优选实施例中，间隙壁124可能同时跨越鳍状结构101以及绝缘层104，也属于本发明的涵盖范围内。
55.综上所述，本发明的特征在于，调整制作浅沟槽隔离结构时的蚀刻参数，形成具有阶梯状剖面结构的浅沟槽隔离结构。申请人发现该阶梯状的浅沟槽隔离结构具有更高的结构强度，且易于在浅沟槽隔离结构与鳍状结构的边界上形成虚置栅极结构。后续形成虚置栅极结构120于阶梯状顶面时，可以保护鳍状结构本身以及栅极结构，提高组件的质量。
56.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。