包括界面电迁移阻挡层的接合衬垫及其制造方法与流程

包括界面电迁移阻挡层的接合衬垫及其制造方法
1.相关申请
2.本技术要求2020年1月14日提交的美国非临时专利申请序列号16/742,213的优先权的权益，该申请的全部内容以引用的方式并入本文。
技术领域
3.本公开大体上涉及半导体器件领域，并且具体地涉及半导体结构及其制造方法，该半导体结构包括具有含有界面电迁移阻挡层的接合衬垫的半导体管芯。


背景技术：

4.每单元具有一个位的三维垂直nand串在t.endoh等人的名称为“具有堆叠环绕式栅极晶体管(s-sgt)结构化单元的新型超高密度存储器(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的方面，提供一种包括第一半导体管芯的结构。该第一半导体管芯包括：第一衬垫级介电层，该第一衬垫级介电层嵌入第一接合衬垫并且位于第一衬底上方，其中该第一接合衬垫中的每个第一接合衬垫位于该第一衬垫级介电层中的相应衬垫腔内并且包括：第一金属衬里，该第一金属衬里包括第一金属衬里材料并且接触该相应衬垫腔的侧壁；第一金属填充材料部分，该第一金属填充材料部分嵌入该第一金属衬里中；和金属电迁移阻挡层，该金属电迁移阻挡层接触该第一金属填充材料部分并且邻接该第一金属衬里。
6.根据本公开的另一方面，提供一种形成结构的方法。该方法包括：在第一衬底上方形成第一衬垫级介电层；在该第一衬垫级介电层中形成衬垫腔；在该第一衬垫级介电层中的每个衬垫腔内形成第一过程中接合衬垫，该第一过程中接合衬垫包括第一金属衬里和第一金属填充材料部分；使该第一金属填充材料部分中的每个第一金属填充材料部分垂直凹陷；以及在该第一金属填充材料部分中的每个第一金属填充材料部分的垂直凹陷表面上形成金属电迁移阻挡层，其中形成包括相应的第一金属衬里、相应的第一金属填充材料部分和相应的金属电迁移阻挡层的第一金属衬垫。
附图说明
7.图1a是根据本公开的实施方案的在形成第一通孔级介电层和通孔腔之后的第一半导体管芯的示意性垂直截面图。
8.图1b是根据本公开的实施方案的在形成第一导电通孔结构之后的第一半导体管芯的示意性垂直截面图。
9.图1c是根据本公开的实施方案的在形成第一衬垫级介电层和穿过其的第一开口
之后的第一半导体管芯的示意性垂直截面图。
10.图1d是根据本公开的实施方案的在形成第一连续金属衬里之后的第一半导体管芯的示意性垂直截面图。
11.图1e是根据本公开的实施方案的在形成第一连续金属填充材料层之后的第一半导体管芯的示意性垂直截面图。
12.图1f是根据本公开的实施方案的在形成第一过程中接合衬垫之后的第一半导体管芯的示意性垂直截面图。
13.图1g是根据本公开的实施方案的在使第一金属填充材料部分垂直凹陷之后的第一半导体管芯的示意性垂直截面图。
14.图1h是根据本公开的实施方案的在形成第一连续金属电迁移阻挡层之后的第一半导体管芯的示意性垂直截面图。
15.图1i是根据本公开的实施方案的在形成第一接合衬垫之后的第一半导体管芯的示意性垂直截面图。
16.图2a是根据本公开的实施方案的在形成第二通孔级介电层和第二导电通孔结构之后的第二半导体管芯的示意性垂直截面图。
17.图2b是根据本公开的实施方案的在形成第二衬垫级介电层和穿过其的第二开口之后的第二半导体管芯的示意性垂直截面图。
18.图2c是根据本公开的实施方案的在形成第二连续金属衬里之后的第二半导体管芯的示意性垂直截面图。
19.图2d是根据本公开的实施方案的在形成第二连续金属填充材料层之后的第二半导体管芯的示意性垂直截面图。
20.图2e是根据本公开的实施方案的在形成第二接合衬垫之后的第二半导体管芯的示意性垂直截面图。
21.图3是图1i的处理步骤处的第一半导体管芯的另一示意性垂直截面图。
22.图4是图2e的处理步骤处的第二半导体管芯的另一示意性垂直截面图。
23.图5是根据本公开的实施方案的在第二半导体管芯对准以与第一半导体管芯接合之后的包括第一半导体管芯和第二半导体管芯的示例性结构的垂直截面图。
24.图6a是根据本公开的实施方案的在将第二半导体管芯接合到第一半导体管芯之后的示例性结构的垂直截面图。
25.图6b是图6a的示例性结构的另一视图，其中为清楚起见放大了接合衬垫。
具体实施方式
26.包括铜的接合衬垫易于在金属扩散阻挡层附近的区中凹陷，这可加速铜电迁移诱导的空隙形成。本公开的实施方案涉及一种具有含有相应界面电迁移阻挡层的接合衬垫的半导体管芯及其制造方法，其各个方面在下文描述。电迁移阻挡层减少或消除铜电迁移诱导的空隙形成。
27.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用
不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
28.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
29.如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构
30.是指随后其中至少一个部件的形状或组成被修改的瞬态结构。
31.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于第一连续结构的厚度的区。例如，层可以位于第一连续结构的顶部表面和底部表面之间或在第一连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
32.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每个层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维nand串存储器器件，并且可以采用本文所述的各种实施方案来制造。
33.通常，半导体封装可包括含有一个或多个半导体管芯的存储器芯片。因此，每个半导体封装含有一个或多个管芯(例如，一个、两个或四个管芯)。在将衬底切割成单独的管芯之后，可在同一衬底上形成多个管芯。存储器管芯是可独立地执行命令或报告状态的最小单元。每个存储器管芯含有一个或多个平面(通常为一个或两个平面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块含有多个页面，这些页面是可被编程的最小单元。
34.参考图1a，示出了根据本公开的实施方案的第一半导体管芯800。第一半导体管芯800包括第一衬底808和形成在第一衬底808上方的第一器件结构840。第一器件结构840包括至少一个第一半导体器件，诸如场效应晶体管、存储器元件的三维阵列或本领域已知的任何其它半导体器件。第一器件结构840可在其上部部分包括至少一个介电材料层，并且可在其中包括多个电有源节点。第一器件结构840的电有源节点可或可不以周期性图案布置。在一个实施方案中，第一器件结构840可包括用于控制设置在第二半导体管芯中的存储器
阵列的控制电路，该第二半导体管芯可接合到第一半导体管芯800。第一器件结构840可具有平行于第一衬底808的顶部表面的平坦顶部表面。
35.第一蚀刻停止介电层850可任选地形成在第一器件结构840的顶部表面上方。第一蚀刻停止介电层850包括蚀刻停止介电材料，该蚀刻停止介电材料具有比随后沉积在第一蚀刻停止介电层850上方的介电材料更高的蚀刻电阻率。例如，第一蚀刻停止介电层850包括氮化硅或诸如氧化铝的介电金属氧化物。第一蚀刻停止介电层850的厚度可在5nm到30nm的范围内，但是也可采用更小和更大的厚度。
36.第一通孔级介电层872可沉积在第一蚀刻停止介电层850的顶部表面上方。第一通孔级介电层872包括介电材料，诸如未掺杂硅酸盐玻璃(即氧化硅)、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第一通孔级介电层872的厚度可在100nm到600nm的范围内，但是也可采用更小和更大的厚度。
37.可穿过第一通孔级介电层872形成第一通孔腔81。例如，光致抗蚀剂层可施加在第一通孔级介电层872的顶部表面上方，并且可被光刻图案化以形成上覆第一器件结构840内的电有源节点的离散开口。可执行各向异性蚀刻工艺以在图案化光致抗蚀剂层中的离散开口下方形成第一通孔腔81。可以例如通过灰化来移除光致抗蚀剂层。
38.参考图1b，随后可将至少一种导电材料沉积在第一通孔腔81中。例如，可通过诸如化学气相沉积工艺的保形沉积工艺来沉积包括金属氮化物材料(诸如tin、tan或wn)的第一连续通孔级金属衬里。第一连续通孔级金属衬里的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。可通过诸如物理气相沉积工艺的非保形沉积工艺来任选地沉积第一连续通孔级金属晶种层。第一连续通孔级金属晶种层包括至少一种金属填充材料，诸如cu、mo、ru、co、al、另一元素金属或金属间合金。垂直或锥形表面上的第一连续通孔级金属晶种层的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。可通过保形沉积工艺(诸如化学气相沉积工艺)或超保形沉积工艺(诸如电镀或化学镀)来沉积第一连续通孔级金属填充层，以填充第一通孔腔81的剩余体积。第一连续通孔级金属填充层可包括cu、cow、cowp、mo、ru、co、al、另一元素金属或金属间合金。第一连续通孔级金属填充层的材料可与第一连续通孔级金属晶种层的材料相同或不同。
39.可通过平坦化工艺从包括第一通孔级介电层872的顶部表面的水平平面上方去除至少一种导电材料的多余部分。平坦化工艺可包括凹陷蚀刻工艺和/或化学机械平坦化工艺。该至少一种导电材料的每个剩余部分包括导电通孔结构，其在本文中被称为第一导电通孔结构82。第一导电通孔结构82可包括通孔级金属衬里82a和通孔级金属填充材料部分82b。通孔级金属衬里82a是第一连续通孔级金属衬里的剩余图案化部分。通孔级金属填充材料部分82b是第一连续通孔级金属晶种层的剩余图案化部分和第一连续通孔级金属填充层的剩余图案化部分的组合。因此，每个第一导电通孔结构82包括通孔级金属衬里82a和通孔级金属填充材料部分82b的组合。
40.参考图1c，第一衬垫级介电层874可沉积在第一通孔级介电层872上方。第一衬垫级介电层874包括介电材料，诸如未掺杂硅酸盐玻璃(例如氧化硅)或掺杂硅酸盐玻璃。第一衬垫级介电层874可通过保形或非保形沉积工艺来沉积。例如，第一衬垫级介电层874可通过等离子体增强化学气相沉积工艺来形成。第一衬垫级介电层874的厚度可在100nm至600nm的范围内，但是也可采用更小和更大的厚度。
41.光致抗蚀剂层(未展示)可施加在第一衬垫级介电层874的顶部表面上方，并且可被光刻图案化以形成上覆第一导电通孔结构82中的相应一个的衬垫形开口。可采用图案化光致抗蚀剂层作为蚀刻掩模层来执行各向异性蚀刻工艺。光致抗蚀剂层中的图案可通过各向异性蚀刻工艺传递通过第一衬垫级介电层874以形成第一衬垫腔83。第一通孔级介电层872可用作各向异性蚀刻工艺的蚀刻停止层。至少一个第一导电通孔结构82的顶部表面可在每个第一衬垫腔83的底部处物理地暴露。每个衬垫腔83的最大横向尺寸可在2微米到100微米的范围内，诸如4微米到50微米，但是也可采用更小和更大的横向尺寸。每个第一衬垫腔83可具有多边形(诸如矩形)、圆形多边形、圆形、椭圆形或具有闭合周边的任何其它曲线二维形状的水平横截面形状。
42.第一衬垫腔83的侧壁可包括第一衬垫级介电层874的材料的表面。第一衬垫腔83的侧壁可以是垂直的，或可相对于垂直方向具有小于20度的锥角。例如，锥角可在0.1度到5度的范围内。第一通孔级介电层872的顶部表面和第一导电通孔结构82的顶部表面可在每个第一衬垫腔83的底部处物理地暴露。
43.参考图1d，可通过诸如化学气相沉积工艺的保形沉积工艺来沉积包括金属氮化物材料(诸如tin、tan或wn)和/或阻挡金属(诸如钽)的第一连续金属衬里84l。
44.第一连续金属衬里84l可沉积在第一衬垫级介电层874中的第一衬垫腔83的外围区处。第一连续金属衬里84l的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。
45.参考图1e，可通过将至少一种金属填充材料沉积到第一衬垫腔83的剩余体积中和第一连续金属衬里84l上方来形成第一连续金属填充材料层86l。第一连续金属填充材料层86l可包括堆叠，该堆叠从底部到顶部包括第一连续金属晶种层和第一连续金属填充层。在一个实施方案中，第一连续金属填充材料层86l可包括包含铜或铜合金的第一金属填充材料。
46.例如，可任选地通过诸如物理气相沉积工艺的非保形沉积工艺来沉积第一连续金属晶种层。第一连续金属晶种层包括至少一种金属填充材料，诸如cu、mo、ru、co、al、另一元素金属或金属间合金。垂直或锥形表面上的第一连续金属晶种层的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。第一连续金属晶种层可直接形成在第一连续金属衬里84l上。
47.可通过保形沉积工艺(诸如化学气相沉积工艺)或超保形沉积工艺(诸如电镀或化学镀)将第一连续金属填充层沉积在第一连续金属晶种层上，以填充第一衬垫腔83的剩余体积。在一个实施方案中，可通过在第一连续金属晶种层上电镀含铜材料来形成第一连续金属填充层。第一连续金属填充层可包括cu、cow、cowp、mo、ru、co、al、另一元素金属或金属间合金。第一连续金属填充层的材料可与第一连续金属晶种层的材料相同或不同。在一个实施方案中，第一连续金属填充层的材料可基本上由铜或铜合金组成，其中铜的原子百分比为至少50％，和/或至少70％，和/或至少90％。第一连续金属填充层的材料的组成可与通孔级金属填充材料部分82b的材料的组成相同或不同。
48.参考图1f，可通过平坦化工艺从包括第一衬垫级介电层874的顶部表面(即，水平远侧表面)的水平平面上方去除第一连续金属填充材料层86l和第一连续金属衬里84l的多余部分。平坦化工艺可包括化学机械平坦化工艺。第一连续金属填充材料层86l的每个剩余
部分构成第一金属填充材料部分86。第一连续金属衬里84l的每个剩余部分构成第一金属衬里84。第一金属填充材料部分86和第一金属衬里84的每个组合构成过程中接合衬垫，其在本文中被称为第一过程中接合衬垫88i。换句话说，每个第一过程中接合衬垫88i可包括第一金属衬里84和第一金属填充材料部分86。在一个实施方案中，每个第一金属填充材料部分86包括包含铜或铜合金的第一金属填充材料。
49.通常，可通过从包括第一衬垫级介电层874的顶部表面的水平平面上方去除第一连续金属填充材料层86l和第一连续金属衬里84l的部分而在第一衬垫级介电层874中的每个衬垫腔83内形成包括第一金属衬里84和第一金属填充材料部分86的第一过程中接合衬垫88i。第一连续金属填充材料层86l和第一连续金属衬里84l的剩余连续材料部分包括第一过程中接合衬垫88i。
50.接近金属填充材料的金属衬里的存在和/或cmp工艺期间的电偶腐蚀可在与第一金属衬里84相邻的金属填充材料86的剩余部分的外围处产生外围凹槽88g(即，边缘凹部)。例如，如果采用化学机械平坦化工艺使填充加衬有第一金属衬里材料(诸如tin或tan)的腔的铜平坦化，那么铜的剩余部分具有邻接第一金属衬里材料的剩余侧壁的外围凹槽88g。因此，可在平坦化工艺之后保留的每个第一金属填充材料部分86的外围处形成凹槽88g。在一个实施方案中，凹槽88g中的一个或多个可具有围绕相应第一金属填充材料部分86的顶部表面的整个外围延伸的壕沟配置。每个凹槽的深度可在2nm到50nm的范围内，诸如5nm到20nm，并且每个凹槽的宽度可在1nm到50nm的范围内，诸如5nm到20nm，但是可根据化学机械平坦化工艺的工艺特性形成更小和更大的深度和/或宽度。
51.参考图1g，第一金属填充材料部分86可垂直凹陷，使得第一金属填充材料部分86的顶部表面位于包括第一衬垫级介电层874的顶部表面的水平平面下方。在第一金属填充材料部分86包括铜或铜合金和/或基本上由铜或铜合金组成的情况下，可通过采用硝酸、包括fecl3离子的饱和氯化铁溶液和/或nh4oh和h2o2的混合物的湿式蚀刻工艺来各向同性地蚀刻第一金属填充材料部分86。可采用合适的稀释来提供受控的蚀刻速率。根据本公开的一个方面，第一金属填充材料部分86的垂直凹陷表面相对于包括第一衬垫级介电层874的顶部表面的水平平面凹陷的垂直凹陷距离可大于随后沉积的第一连续金属电迁移阻挡层的厚度。在一个实施方案中，可选择蚀刻剂的稀释和蚀刻工艺的持续时间，使得第一金属填充材料部分86的顶部表面的垂直凹陷距离可在5nm到100nm的范围内，诸如10nm到50nm。
52.参考图1h，第一连续金属电迁移阻挡层87l可沉积在第一金属填充材料部分86的垂直凹陷表面上并且沉积在第一金属衬里84和第一衬垫级介电层874的物理暴露表面上。第一连续金属电迁移阻挡层87l包括金属电迁移阻挡材料，即抗电迁移金属材料，其具有比第一金属填充材料部分86的第一金属填充材料更大的电阻率。可用于第一连续金属电迁移阻挡层87l的金属电迁移阻挡材料包括但不限于tan、tin、wn、ta、ti、w、ru或它们的合金。在一个实施方案中，第一连续金属电迁移阻挡层87l可包括tan和/或可基本上由tan组成。在另一实施方案中，第一连续金属电迁移阻挡层87l可包括ru和/或可基本上由ru组成。
53.第一连续金属电迁移阻挡层87l的厚度可在3nm到30nm的范围内，如5nm到10nm。如上文所论述，第一金属填充材料部分86的垂直凹陷表面相对于包括第一衬垫级介电层874的顶部表面的水平平面凹陷的垂直凹陷距离大于第一连续金属电迁移阻挡层87l的厚度。因此，上覆第一金属填充材料部分86的第一连续金属电迁移阻挡层87l的每个部分的顶部
表面垂直凹陷于包括第一衬垫级介电层874的顶部表面的水平平面下方。第一连续金属电迁移阻挡层87l保形地覆盖第一金属填充材料部分86的物理暴露表面，包括第一金属填充材料部分86的外围区处的每个凹槽88g的表面。第一连续金属电迁移阻挡层87l可包括轮廓部分，该轮廓部分向下突出到第一金属填充材料部分86的外围区处的凹槽88g中的相应一个凹槽中。
54.参考图1i，可通过采用化学机械平坦化(cmp)的平坦化工艺从第一衬垫腔83外部去除第一连续金属电迁移阻挡层87l的部分。可从水平平面上方去除第一衬垫级介电层874的最顶部部分，该水平平面包括第一连续金属电迁移阻挡层87l的水平延伸部分的远侧水平表面，该水平延伸部分覆盖第一金属填充材料部分86的垂直凹陷表面。上覆第一金属填充材料部分86的第一连续金属电迁移阻挡层87l的水平延伸部分可在平坦化工艺期间用作停止表面。在平坦化工艺之后第一连续金属电迁移阻挡层87l的剩余部分包括金属电迁移阻挡层87。第一金属衬里84、第一金属填充材料部分86和金属电迁移阻挡层87的每个连续组合构成第一接合衬垫88。
55.第一半导体管芯800包括嵌入位于第一衬底808上方的第一接合衬垫88的第一衬垫级介电层874。第一接合衬垫88中的每个第一接合衬垫位于第一衬垫级介电层874中的相应衬垫腔83内。第一接合衬垫88中的每个第一接合衬垫包括：第一金属衬里84，该第一金属衬里包括第一金属衬里材料并且接触相应衬垫腔83的侧壁；第一金属填充材料部分86，该第一金属填充材料部分嵌入第一金属衬里84中；和金属电迁移阻挡层87，该金属电迁移阻挡层接触第一金属填充材料部分86并且与第一金属衬里84邻接。在一个实施方案中，金属电迁移阻挡层87和第一金属衬里84的组合包封第一金属填充材料部分86。换句话说，整个第一金属填充材料部分86可位于由金属电迁移阻挡层87和第一金属衬里84的组合的表面界定的体积内，使得组合的表面不包括穿过其的任何孔。在一个实施方案中，第一衬垫级介电层874的远侧表面(即，远离第一衬底808的表面)位于与金属电迁移阻挡层87的远侧表面相同的水平平面内，该水平平面是平坦化工艺的平坦化水平平面。
56.在一个实施方案中，第一金属衬里84包括内部侧壁。内部侧壁的远侧区在第一界面处接触金属电迁移阻挡层87，并且内部侧壁的近侧区在位于与第一界面相同的二维平面p内的第二界面处接触第一金属填充材料部分86。在一个实施方案中，第二界面从包括金属电迁移阻挡层87的远侧水平表面的水平平面垂直偏移垂直间距，该垂直间距大于金属电迁移阻挡层87的厚度。
57.在一个实施方案中，第一金属衬里84和金属电迁移阻挡层87之间的接触区域具有位于包括第一衬垫级介电层874的远侧表面的水平平面内的上部边缘。在一个实施方案中，凹槽88g下方的第一金属填充材料部分86的外围区从包括第一衬垫级介电层874的远侧表面的水平平面垂直凹陷垂直凹陷距离，该垂直凹陷距离大于金属电迁移阻挡层87的厚度。在一个实施方案中，垂直凹陷距离在7nm到50nm的范围内，诸如15nm到30nm，但是也可采用更小和更大的垂直凹陷距离。每个第一金属填充材料部分86的整个凹陷外围部分可由金属电迁移阻挡层87的向下突出的外围部分覆盖。
58.在一个实施方案中，第一金属填充材料部分86包括包含铜或铜合金的第一金属填充材料，并且金属电迁移阻挡层87包括用作铜扩散阻挡层的导电金属电迁移阻挡材料。在一个实施方案中，金属电迁移阻挡材料包括选自tan、tin、wn、ta、ti、w、ru或它们的合金的
至少一种材料。在一个实施方案中，金属电迁移阻挡层87通过第一金属衬里84与第一衬垫级介电层874横向间隔开。
59.参考图2a，示出了根据本公开的实施方案的第二半导体管芯900。第二半导体管芯900包括第二衬底908和形成在第二衬底908上方的第二器件结构940。第二器件结构940包括至少一个第二半导体器件，诸如场效应晶体管、存储器元件的三维阵列或本领域已知的任何其它半导体器件。第二器件结构940可在其上部部分包括至少一个介电材料层，并且可在其中包括多个电有源节点。第二器件结构940的电有源节点可或可不以周期性图案布置。在一个实施方案中，第二器件结构940可包括三维存储器器件，诸如存储器元件的三维阵列，其中存储器元件垂直堆叠。在此类情况下，第二器件结构940内的电有源节点可包括连接到相应存储器堆叠结构中的相应垂直半导体沟道的顶端的漏极区。第二器件结构940可具有平行于第二衬底908的顶部表面的平坦顶部表面。
60.第二蚀刻停止介电层950可任选地形成在第二器件结构940的顶部表面上方。第二蚀刻停止介电层950包括蚀刻停止介电材料，该蚀刻停止介电材料具有比随后沉积在第二蚀刻停止介电层950上方的介电材料更高的蚀刻电阻率。例如，第二蚀刻停止介电层950包括氮化硅或诸如氧化铝的介电金属氧化物。第二蚀刻停止介电层950的厚度可在5nm到30nm的范围内，但是也可采用更小和更大的厚度。
61.第二通孔级介电层972可沉积在第二蚀刻停止介电层950的顶部表面上方。第二通孔级介电层972包括介电材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第二通孔级介电层972的厚度可在200nm到600nm的范围内，但是也可采用更小和更大的厚度。
62.可穿过第二通孔级介电层972形成第二通孔腔。例如，光致抗蚀剂层可施加在第二通孔级介电层972的顶部表面上方，并且可被光刻图案化以形成上覆第二器件结构940内的电有源节点的离散开口。可执行各向异性蚀刻工艺以在图案化光致抗蚀剂层中的离散开口下方形成第二通孔腔。可以例如通过灰化来移除光致抗蚀剂层。
63.随后可将至少一种导电材料沉积在第二通孔腔中。例如，可通过诸如化学气相沉积工艺的保形沉积工艺来沉积包括金属氮化物材料(诸如tin、tan或wn)的第二连续通孔级金属衬里。第二连续通孔级金属衬里的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。可任选地通过诸如物理气相沉积工艺的非保形沉积工艺来沉积第二连续通孔级金属晶种层。第二连续通孔级金属晶种层包括至少一种金属填充材料，诸如cu、mo、ru、co、al、另一元素金属或金属间合金，垂直或锥形表面上的第二连续通孔级金属晶种层的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。可通过保形沉积工艺(诸如化学气相沉积工艺)或超保形沉积工艺(诸如电镀或化学镀)来沉积第二连续通孔级金属填充层，以填充第二通孔腔的剩余体积。第二连续通孔级金属填充层可包括cu、cow、cowp、mo、ru、co、al、另一元素金属或金属间合金。第二连续通孔级金属填充层的材料可与第二连续通孔级金属晶种层的材料相同或不同。
64.可通过平坦化工艺从包括第二通孔级介电层972的顶部表面的水平平面上方去除至少一种导电材料的多余部分。平坦化工艺可包括凹陷蚀刻工艺和/或化学机械平坦化工艺。至少一种导电材料的每个剩余部分包含导电通孔结构，其在本文中被称为第二导电通孔结构92。第二导电通孔结构92可包括通孔级金属衬里92a和通孔级金属填充材料部分
92b。通孔级金属衬里92a是第二连续通孔级金属衬里的剩余图案化部分。通孔级金属填充材料部分92b是第二连续通孔级金属晶种层的剩余图案化部分和第二连续通孔级金属填充层的剩余图案化部分的组合。因此，每个第二导电通孔结构92包括通孔级金属衬里92a和通孔级金属填充材料部分92b的组合。
65.参考图2b，第二衬垫级介电层974可沉积在第二通孔级介电层972上方。第二衬垫级介电层974包括介电材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。可通过保形或非保形沉积工艺来沉积第二衬垫级介电层974。例如，第二衬垫级介电层974可通过等离子体增强化学气相沉积工艺来形成。第二衬垫级介电层974的厚度可在200nm到600nm的范围内，但是也可采用更小和更大的厚度。
66.光致抗蚀剂层(未展示)可施加在第二衬垫级介电层974的顶部表面上方，并且可被光刻图案化以形成上覆第二导电通孔结构92中的相应一个的衬垫形开口。可采用图案化光致抗蚀剂层作为蚀刻掩模层来执行各向异性蚀刻工艺。光致抗蚀剂层中的图案可通过各向异性蚀刻工艺传递通过第二衬垫级介电层974以形成第二衬垫腔93。第二通孔级介电层972可用作各向异性蚀刻工艺的蚀刻停止层。至少一个第二导电通孔结构92的顶部表面可在每个第二衬垫腔93的底部处物理地暴露。每个第二衬垫腔93的最大横向尺寸可在2微米到200微米的范围内，诸如4微米到50微米，但是也可采用更小和更大的横向尺寸。
67.每个第二衬垫腔93可具有多边形(诸如矩形)、圆形多边形、圆形、椭圆形或具有闭合周边的任何其它曲线二维形状的水平横截面形状。在一个实施方案中，第二衬垫腔93的横向尺寸可与第一衬垫腔83的横向尺寸不同，并且因此与第一接合衬垫88的横向尺寸不同。在一个实施方案中，第二衬垫腔93的图案可形成为包括第一接合衬垫88的镜像图案中的所有区域。替代地，第二衬垫腔93的图案可整体位于第一接合衬垫88的镜像图案的区域内。
68.第二衬垫腔93的侧壁可包括第二衬垫级介电层974的材料的表面。第二衬垫腔93的侧壁可以是垂直的，或可相对于垂直方向具有小于20度的锥角。例如，锥角可在0.1度到5度的范围内。第二通孔级介电层972的顶部表面和第二导电通孔结构92的顶部表面可在每个第二衬垫腔93的底部处物理地暴露。
69.参考图2c，可通过诸如化学气相沉积工艺的保形沉积工艺来沉积包括金属氮化物材料(诸如tin、tan或wn)或阻挡金属(诸如钽)的第二连续金属衬里94l。
70.第二连续金属衬里94l可沉积在第二衬垫级介电层974中的第二衬垫腔93的外围区处。第二连续金属衬里94l的厚度可在3nm到30nm的范围内，但是也可采用更小和更大的厚度。
71.参考图2d，可通过将至少一种金属填充材料沉积到第二衬垫腔93的剩余体积中和第二连续金属衬里94l上方来形成第二连续金属填充材料层96l。第二连续金属填充材料层96l可包括堆叠，该堆叠从底部到顶部包括任选的第二连续金属晶种层和第二连续金属填充层。在一个实施方案中，第二连续金属填充材料层96l可包括包含铜或铜合金的第二金属填充材料。
72.例如，可任选地通过诸如物理气相沉积工艺的非保形沉积工艺来沉积第二连续金属晶种层。第二连续金属晶种层包括至少一种金属填充材料，诸如cu、mo、ru、co、al、另一元素金属或金属间合金。垂直或锥形表面上的第二连续金属晶种层的厚度可在3nm到30nm的
范围内，但是也可采用更小和更大的厚度。第二连续金属晶种层可直接形成在第二连续金属衬里94l上。
73.可通过保形沉积工艺(诸如化学气相沉积工艺)或超保形沉积工艺(诸如电镀或化学镀)将第二连续金属填充层沉积在第二连续金属晶种层上，以填充第二衬垫腔93的剩余体积。在一个实施方案中，可通过在第二连续金属晶种层上电镀含铜材料来形成第二连续金属填充层。第二连续金属填充层可包括cu、cow、cowp、mo、ru、co、al、另一元素金属或金属间合金。第二连续金属填充层的材料可与第二连续金属晶种层的材料相同或不同。在一个实施方案中，第二连续金属填充层的材料可基本上由铜或铜合金组成，其中铜的原子百分比为至少50％，和/或至少70％，和/或至少90％。第二连续金属填充层的材料的组成可与通孔级金属填充材料部分92b的材料的组成相同或不同。
74.参考图2e，可通过平坦化工艺从包括第二衬垫级介电层974的顶部表面(即，水平远侧表面)的水平平面上方去除第二连续金属填充材料层96l和第二连续金属衬里94l的多余部分。平坦化工艺可包括化学机械平坦化工艺。第二连续金属填充材料层96l的每个剩余部分构成第二金属填充材料部分96。第二连续金属衬里94l的每个剩余部分构成第二金属衬里94。第二金属衬里94和第二金属填充材料部分96的每个连续组合构成第二接合衬垫98。每个第二接合衬垫98可包括第二金属衬里94和第二金属填充材料部分96。
75.在一个实施方案中，每个第二金属填充材料部分96包括包含铜或铜合金的第二金属填充材料。
76.通常，可通过从包括第二衬垫级介电层974的顶部表面的水平平面上方去除第二连续金属填充材料层96l和第二连续金属衬里94l的部分而在第二衬垫级介电层974中的每个衬垫腔93内形成包括第二金属衬里94和第二金属填充材料部分96的第二接合衬垫98。第二连续金属填充材料层96l和第二连续金属衬里94l的剩余连续材料部分包括第二接合衬垫98。
77.如上文所论述，接近金属填充材料的金属衬里的存在和/或cmp工艺期间的电偶腐蚀可在与第二金属衬里94相邻的第二金属填充材料96的剩余部分的外围处产生外围凹槽98g(即，边缘凹部)。在一个实施方案中，凹槽98g中的一个或多个可具有围绕相应第二金属填充材料部分96的顶部表面的整个外围延伸的壕沟配置。每个凹槽的深度可在2nm到50nm的范围内，诸如5nm到20nm，并且每个凹槽的宽度可在2nm到50nm的范围内，诸如5nm到20nm，但是可根据化学机械平坦化工艺的工艺特性形成更小和更大的深度和/或宽度。
78.第二半导体管芯900包括嵌入第二接合衬垫98并且位于第二衬底908上方的第二衬垫级介电层974。第二接合衬垫98中的每个第二接合衬垫位于第二衬垫级介电层974中的相应衬垫腔93内。第二接合衬垫98中的每个第二接合衬垫包括第二金属衬里94和嵌入第二金属衬里94中的第二金属填充材料部分96，该第二金属衬里包括第二金属衬里材料并且接触相应衬垫腔93的侧壁。在一个实施方案中，第二衬垫级介电层974的远侧表面(即，远离第二衬底908的表面)位于与第二金属填充材料部分96的远侧表面相同的水平平面内，该水平平面是平坦化工艺的平坦化水平平面，在一个实施方案中，第二金属填充材料部分96包括包含铜或铜合金的第二金属填充材料。
79.参考图3，在图1i的处理步骤处示出了第一半导体管芯800的另一示意性垂直截面图。示出了第一器件结构840的示例性部件。例如，第一器件结构840可包括用于控制设置在
第二半导体管芯900中的三维存储器器件的逻辑电路。逻辑电路可包括cmos配置中的场效应晶体管820和嵌入第一介电材料层860中的第一金属互连结构870。第一金属互连结构870在场效应晶体管820的各个节点之间以及场效应晶体管820和第一接合衬垫88之间提供互连。
80.参考图4，在图2e的处理步骤处示出了第二半导体管芯900的另一示意性垂直截面图。示出了第二器件结构940的示例性部件。例如，第二器件结构940可包括三维存储器器件，诸如三维nand存储器器件。任选的平面介电间隔层910和/或任选的半导体材料层10可形成在第二衬底908上方。三维存储器阵列920可形成在半导体材料层10上方。三维存储器阵列920可包括绝缘层32和导电层(例如，字线/控制栅极电极)46的垂直交替堆叠，以及垂直延伸穿过垂直交替堆叠(32,46)的存储器开口。存储器开口填充结构58可形成在每个存储器开口内。每个存储器开口填充结构58可包括相应的存储器堆叠结构，该存储器堆叠结构可包括垂直半导体沟道和存储器元件的垂直堆叠。存储器元件的垂直堆叠可包括位于导电层46的层级处的连续电荷存储层的部分，或可包括位于导电层46的层级处的浮动栅极结构或离散电荷存储材料区的垂直堆叠。垂直交替堆叠(32,46)可被图案化以形成阶梯表面。反阶梯介电材料部分65可形成在阶梯表面上方。接触级介电层290可形成在垂直交替堆叠(32,46)上方，并且可随后形成接触通孔结构(未展示)和位线978。位线978是嵌入第二介电材料层960中或接触级介电层290中的第二金属互连结构970的子集。第二金属互连结构970在三维存储器阵列920的各个节点和第二接合衬垫98之间提供电连接。
81.参考图5，第二半导体管芯900可对准以与第一半导体管芯800接合。具体来说，第一半导体管芯800和第二半导体管芯900可定位成使得每个第一接合衬垫88面向相应的第二接合衬垫98。在一个实施方案中，每个第一接合衬垫88可具有比面向第一接合衬垫88的相应第二接合衬垫98更小的面积，并且第一半导体管芯800可定位成使得每个第一接合衬垫88具有完全位于面向第一接合衬垫88的相应第二接合衬垫98的外围区域内的外围。在这种情况下，第一接合衬垫88的区域可完全在第二接合衬垫98的区域内。
82.参考图6a和图6b，使第二半导体管芯900与第一半导体管芯800接触。在一个实施方案中，第一半导体管芯800中的每个第一接合衬垫88的外围可整个位于第一接合衬垫88接触的相应第二接合衬垫98的外围内。根据本公开的实施方案的一方面，第一接合衬垫88和第二接合衬垫98的每个配对之间的接触表面可包括金属电迁移阻挡层87的平面远侧表面、在内部周边与外部周边之间具有均匀宽度的第一金属衬里84的大致环形水平表面和金属电迁移阻挡层87的大致环形水平表面(在存在呈壕沟沟槽形式的凹槽88g的情况下)。
83.可通过在第二接合衬垫98接触第一接合衬垫88的同时在高温下执行退火工艺而将第二接合衬垫98接合到第一接合衬垫88。
84.在一个实施方案中，可选择金属电迁移阻挡层87的材料，使得在退火工艺期间可在金属电迁移阻挡层87的材料和第二金属填充材料部分96之间形成金属与金属接合。在一个实施方案中，金属电迁移阻挡层87可包括选自tan、tin、wn、ta、ti、w、ru或它们的合金的至少一种材料。高温可在250摄氏度到500摄氏度的范围内，诸如300摄氏度到400摄氏度。
85.第二半导体管芯900接合到第一半导体管芯800。第二接合衬垫98接合到第一接合衬垫88中的相应一个第一接合衬垫。
86.金属电迁移阻挡层87中的每个金属电迁移阻挡层接触第二接合衬垫98中的相应
一个第二接合衬垫。第一金属填充材料部分86通过金属电迁移阻挡层87与第二接合衬垫98垂直地间隔开。
87.在一个实施方案中，第二接合衬垫98中的每个第二接合衬垫包括：包括第二金属衬里材料的第二金属衬里94，以及接触第二金属衬里94和金属电迁移阻挡层87中的相应一个金属电迁移阻挡层的第二金属填充材料部分96。在一个实施方案中，第一接合衬垫88中的每个第一接合衬垫内的金属电迁移阻挡层87和第一金属衬里84的整个远侧表面与第二金属填充材料部分96中的一个第二金属填充材料部分的水平表面接触。在一个实施方案中，上覆第二金属填充材料部分96的外围凹陷区的凹槽88g可整个位于第二金属填充材料部分96和第一接合衬垫88中的相应一个第一接合衬垫之间的接触区域外部。
88.参考附图并且根据本公开的各个实施方案，提供了包括第一半导体管芯800的结构，其中第一半导体管芯800包括：第一衬垫级介电层874，该第一衬垫级介电层嵌入位于第一衬底808上方的第一接合衬垫88，其中第一接合衬垫88中的每个第一接合衬垫位于第一衬垫级介电层874中的相应衬垫腔83内，并且包括：第一金属衬里84，该第一金属衬里包括第一金属衬里材料并且接触相应衬垫腔83的侧壁；第一金属填充材料部分86，该第一金属填充材料部分嵌入第一金属衬里84中；和金属电迁移阻挡层87，该金属电迁移阻挡层接触第一金属填充材料部分86并且邻接第一金属衬里84。
89.可将包括第二接合衬垫98的第二半导体管芯900接合到第一接合衬垫88中的相应一个第一接合衬垫。第二接合衬垫98中的每个第二接合衬垫包括：第二金属衬里94，该第二金属衬里包括第二金属衬里材料；和第二金属填充材料部分96，该第二金属填充材料部分接触第二金属衬里94和金属电迁移阻挡层87中的相应一个金属电迁移阻挡层。在一个实施方案中，第二金属衬里材料包括金属氮化物材料，诸如tin、tan或wn，并且第二金属填充材料部分包括铜或铜合金。在一个实施方案中，第一接合衬垫88中的每个第一接合衬垫内的金属电迁移阻挡层87和第一金属衬里84的整个远侧表面可与第二金属填充材料部分96中的一个第二金属填充材料部分的水平表面接触。
90.在一个实施方案中，第一半导体管芯800和第二半导体管芯900中的一者可包括存储器管芯。在这种情况下，存储器管芯可包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列。第一半导体管芯800和第二半导体管芯900中的另一者可包含逻辑管芯，该逻辑管芯包括用于控制存储器管芯内的存储器元件的操作的控制电路。例如，控制电路可包括位线控制电路、字线控制电路、感测电路、电源供应电路、外围电路和/或输入/输出电路。逻辑管芯的背侧可变薄，并且贯穿衬底通孔结构和背侧接合衬垫可形成在逻辑管芯上以提供与外部器件的电连接。
91.本公开的实施方案包括第一接合衬垫88内的第一金属填充材料部分86和第二接合衬垫98内的第二金属填充材料部分96之间的金属电迁移阻挡层87。金属电迁移阻挡层87可包括提供比第一金属填充材料部分86和第二金属填充材料部分96的材料更大的电迁移电阻的材料。例如，第一金属填充材料部分86和第二金属填充材料部分96可包括铜或铜合金和/或可基本上由铜或铜合金组成，并且金属电迁移阻挡层87可包括铜扩散阻挡材料，诸如tan、tin、wn、ta、ti、w、ru和/或合金和/或其中两种或更多种的材料堆叠。因此，金属电迁移阻挡层87可减少第一接合衬垫88与第二接合衬垫98之间的电迁移。
92.在不希望受到特定理论的束缚的情况下，人们认为，在接触铜接合衬垫之间在一
个方向上流动的电迁移应力电流和在相反方向上流动的电子风会导致铜在电子风流动的方向上从一个衬垫扩散(即迁移)到另一个衬垫。人们认为铜会横向扩散以填充接合衬垫外围中的外围凹槽88g和/或98g中的空隙。人们认为这种铜迁移会在靠近衬垫之间界面的一个或两个衬垫中留下空隙。换句话说，来自外围凹槽的空隙以与铜迁移相反的方向朝着衬垫之间的界面有效地迁移。界面处的空隙可在衬垫之间产生开路或不良电连接，导致器件故障或性能不佳。人们认为金属电迁移阻挡层87充当铜扩散(即，迁移)阻挡层，这减少或防止了铜衬垫之间的铜迁移。
93.这减少或消除了衬垫之间的界面处的空隙，并且减少了开路并改进了衬垫之间的电连接。外围凹槽88g和/或98g中剩余的空隙不会显著影响器件性能。
94.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。