半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本专利申请要求于2021年1月6日向韩国知识产权局提交的韩国专利申请no.10-2021-0001672的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开涉及半导体器件及其制造方法。特别地，本公开涉及包括场效应晶体管的半导体器件及其制造方法。


背景技术：

4.一些半导体器件可以包括具有金属氧化物半导体场效应晶体管(mosfet)的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体器件日益增长的需求，mosfet正逐渐被微缩(scale down)，并且在某些情况下正逐渐被剧烈微缩。微缩的mosfet并非没有缺点，它可能会导致半导体器件的运行性能变差。正在进行各种研究以考虑克服与微缩半导体器件相关联的技术限制并实现高性能半导体器件的技术。


技术实现要素：

5.本公开的各个方面提供了具有改善的电特性的半导体器件及其制造方法。
6.根据本发明构思的一些实施例，半导体器件可以包括位于衬底上的逻辑单元和位于所述逻辑单元上的第一金属层。所述逻辑单元可以包括pmosfet区和nmosfet区。所述第一金属层可以包括：第一电力线和第二电力线，所述第一电力线和所述第二电力线在第一方向上延伸并且彼此平行；以及第一下互连线、第二下互连线和第三下互连线，所述第一下互连线、所述第二下互连线和所述第三下互连线分别布置在第一互连轨道、第二互连轨道和第三互连轨道上，所述第一互连轨道、所述第二互连轨道和所述第三互连轨道在所述第一电力线与所述第二电力线之间在所述第一方向上平行延伸，所述第二互连轨道位于所述第一互连轨道与所述第三互连轨道之间。所述第一互连轨道、所述第二互连轨道和所述第三互连轨道彼此平行地在所述第一方向上延伸。所述第一下互连线可以包括在所述第一方向上彼此间隔开第一距离的第一互连线和第二互连线，并且所述第三下互连线可以包括在所述第一方向上彼此间隔开小于所述第一距离的第二距离的第三互连线和第四互连线。所述第一互连线可以具有面向所述第二互连线的具有第一曲率的第一端，并且所述第三互连线可以具有面向所述第四互连线的具有不同的第二曲率的第二端。所述第二下互连线可以在所述第一方向上延伸并且在第二方向上具有均匀线宽，所述第二下互连线包括跨过所述第一互连线与所述第二互连线之间的所述第一距离的第一部分。
7.根据本发明构思的一些实施例，半导体器件可以包括位于衬底上的逻辑单元和位于所述逻辑单元上的第一金属层。所述逻辑单元可以包括pmosfet区和nmosfet区。所述第一金属层可以包括：第一电力线和第二电力线，所述第一电力线和所述第二电力线在第一方向上延伸并且彼此平行；以及第一下互连线、第二下互连线、第三下互连线、第四下互连
线和第五下互连线，所述第一下互连线、所述第二下互连线、所述第三下互连线、所述第四下互连线和所述第五下互连线分别布置在第一互连轨道、第二互连轨道、第三互连轨道、第四互连轨道和第五互连轨道上，所述第一互连轨道、所述第二互连轨道、所述第三互连轨道、所述第四互连轨道和所述第五互连轨道依次限定在所述第一电力线与所述第二电力线之间并且彼此平行地在所述第一方向上延伸。所述第一互连轨道、所述第二互连轨道、所述第三互连轨道、所述第四互连轨道和所述第五互连轨道可以在与所述第一方向相交的第二方向上以恒定节距布置。所述第一下互连线、所述第三下互连线和所述第五下互连线的线宽可以等于第一宽度，并且所述第二下互连线和所述第四下互连线的线宽可以等于第二宽度。所述第一宽度可以不同于所述第二宽度。
8.根据本发明构思的一些实施例，半导体器件可以包括：位于衬底上的有源图案；位于限定所述有源图案的沟槽中的器件隔离层；位于所述有源图案上的源极/漏极图案和连接到所述源极/漏极图案的沟道图案，所述沟道图案包括依次堆叠为彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，所述栅电极延伸并且跨过所述沟道图案，所述栅电极包括位于所述有源图案与所述第一半导体图案之间的第一部分、位于所述第一半导体图案与所述第二半导体图案之间的第二部分、位于所述第二半导体图案与所述第三半导体图案之间的第三部分以及位于所述第三半导体图案上的第四部分；栅极绝缘层，所述栅极绝缘层位于所述沟道图案与所述栅电极之间；栅极间隔物，所述栅极间隔物分别位于所述栅电极的所述第四部分的相对的侧表面上；栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面上；第一层间绝缘层，所述第一层间绝缘层位于所述栅极覆盖图案上；有源接触，所述有源接触穿透所述第一层间绝缘层并且与所述源极/漏极图案耦接(couple)；栅极接触，所述栅极接触穿透所述第一层间绝缘层并且与所述栅电极耦接；第二层间绝缘层，所述第二层间绝缘层位于所述第一层间绝缘层上；第一金属层，所述第一金属层位于所述第二层间绝缘层中并且连接到所述有源接触和所述栅极接触；第三层间绝缘层，所述第三层间绝缘层位于所述第二层间绝缘层上；以及第二金属层，所述第二金属层位于所述第三层间绝缘层中。所述第一金属层可以包括：第一电力线和第二电力线，所述第一电力线和所述第二电力线在第一方向上延伸并且彼此间隔开；以及第一下互连线、第二下互连线和第三下互连线，所述第一下互连线、所述第二下互连线和所述第三下互连线分别布置在第一互连轨道、第二互连轨道和第三互连轨道上，所述第一互连轨道、所述第二互连轨道和所述第三互连轨道在所述第一电力线与所述第二电力线之间平行延伸，所述第二互连轨道位于所述第一互连轨道与所述第三互连轨道之间。所述第一下互连线可以包括在所述第一方向上彼此间隔开第一距离的第一互连线和第二互连线，并且所述第三下互连线可以包括在所述第一方向上彼此间隔开小于所述第一距离的第二距离的第三互连线和第四互连线。所述第一互连线可以具有面向所述第二互连线的具有第一曲率的第一端，并且所述第三互连线具有面向所述第四互连线的具有不同的第二曲率的第二端。所述第二下互连线可以在第二方向上具有均匀线宽地延伸，所述第二下互连线包括跨过所述第一互连线与所述第二互连线之间的所述第一距离的第一部分。
9.根据本发明构思的一些实施例，制造半导体器件的方法可以包括在衬底上形成蚀刻目标层，在所述蚀刻目标层上形成模制层，在所述模制层上形成彼此平行地在第一方向上延伸的第一线图案，在所述第一线图案的侧表面上形成间隔物，在所述间隔物之间的空
间中形成在所述第一方向上延伸并且彼此平行的第二线图案，对所述第二线图案执行第一光刻工艺以由所述第二线图案中的第一第二线图案形成第一线和第二线，所述第一线和所述第二线在所述第一方向上彼此间隔开第一距离，执行图案化工艺以形成彼此间隔开第一距离的两条线，以及对所述第二线图案执行第二光刻工艺以由所述第二线图案中的第二第二线图案形成第三线和第四线。所述第三线和所述第四线可以在第一方向上彼此间隔开第二距离，并且所述第一距离可以大于所述第二距离。
附图说明
10.图1是示出根据本发明构思的一些实施例的半导体器件的俯视图。
11.图2a至图2d是分别沿着图1的线a-a’、b-b’、c-c’和d-d’截取的横截面图。
12.图3是示出可以位于图1的第一互连轨道至第三互连轨道上的第一下互连线至第三下互连线的俯视图。
13.图4是示出根据图3的比较示例的结构的俯视图。
14.图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些实施例的制造第一金属层的方法的俯视图。
15.图6、图8a、图10a、图12a、图14a、图16a、图18a和图20a是分别沿着图5、图7、图9、图11、图13、图15、图17和图19的线i-i’截取的横截面图。
16.图8b、图10b、图12b、图14b、图16b、图18b和图20b是分别沿着图7、图9、图11、图13、图15、图17和图19的线ii-ii’截取的横截面图。
17.图21、图23、图25、图27、图29和图31是示出根据本发明构思的一些实施例的制造第一金属层的方法的俯视图。
18.图22a、图24a、图26a、图28a、图30a和图32a是分别沿着图21、图23、图25、图27、图29和图31的线i-i’截取的横截面图。
19.图22b、图24b、图26b、图28b、图30b和图32b是分别沿着图21、图23、图25、图27、图29和图31的线ii-ii’截取的横截面图。
20.图33和图34是根据本发明构思的一些实施例的示出图1的第一下互连线至第三下互连线的俯视图。
21.图35a至图35d是分别沿着图1的线a-a’、b-b’、c-c’和d-d’截取以示出根据本发明构思的一些实施例的半导体器件的横截面图。
具体实施方式
22.图1是示出根据本发明构思的一些实施例的半导体器件的俯视图。图2a至图2d分别是沿着图1的线a-a’、b-b’、c-c’和d-d’截取的横截面图。
23.参照图1和图2a至图2d，可以在衬底100上提供多个逻辑单元lc1和lc2。衬底100可以是由硅、锗、硅-锗、化合物半导体材料或者之类的形成或包括硅、锗、硅-锗、化合物半导体材料或者之类的半导体材料。在一些实施例中，衬底100可以是硅衬底。
24.作为示例，逻辑单元lc1和lc2可以包括在第二方向d2上彼此相邻的第一逻辑单元lc1和第二逻辑单元lc2。逻辑电路的逻辑晶体管可以位于第一逻辑单元lc1和第二逻辑单元lc2中的每一者上。第一逻辑单元lc1和第二逻辑单元lc2中的每一者可以包括第一类型
的mosfet区和第二类型的mosfet区，例如pmosfet(p沟道金属氧化物半导体场效应晶体管)区pr和nmosfet(n沟道金属氧化物半导体场效应晶体管)区nr。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开。
25.如图2c最佳所示，第一有源图案ap1和第二有源图案ap2可以由可以形成在衬底100的上部中的沟槽tr限定。第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是衬底100的垂直突出部分。
26.器件隔离层st可以填充沟槽tr。器件隔离层st可以包括氧化硅层。器件隔离层st可以不覆盖第一沟道图案ch1和第二沟道图案ch2，这将在下面描述。
27.第一沟道图案ch1可以设置在第一有源图案ap1上。第二沟道图案ch2可以设置在第二有源图案ap2上。第一沟道图案ch1和第二沟道图案ch2中的每一者可以包括依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以在垂直方向(即，第三方向d3)上彼此间隔开。
28.第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一者可以由硅(si)、锗(ge)或硅-锗(sige)形成或包括硅(si)、锗(ge)或硅-锗(sige)。在一些实施例中，第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一者可以由晶体硅形成或包括晶体硅。
29.如图2a最佳所示，多个第一源极/漏极图案sd1可以设置在第一有源图案ap1上。多个第一凹部rs1可以形成在第一有源图案ap1的上部中。第一源极/漏极图案sd1可以分别设置在第一凹部rs1中。第一源极/漏极图案sd1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可以介于相邻的第一源极/漏极图案sd1之间。换句话说，两个相邻的第一源极/漏极图案sd1可以通过第一沟道图案ch1的堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3彼此连接。至少一些第一源极/漏极图案sd1可以连接到两个第一沟道图案ch1。
30.多个第二源极/漏极图案sd2可以设置在第二有源图案ap2上。多个第二凹部rs2可以形成在第二有源图案ap2的上部中。第二源极/漏极图案sd2可以分别设置在第二凹部rs2中。第二源极/漏极图案sd2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可以介于相邻的第二源极/漏极图案sd2之间。换句话说，两个相邻的第二源极/漏极图案sd2可以通过第二沟道图案ch2的堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3彼此连接。至少一些第二源极/漏极图案sd2可以连接到两个第二沟道图案ch2。
31.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是可以通过选择性外延生长(seg)工艺形成的外延图案。作为示例，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一者的顶表面可以与第三半导体图案sp3的顶表面位于距衬底100基本相同的水平高度处。然而，在一些实施例中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一者的顶表面可以高于第三半导体图案sp3的顶表面，或者换句话说，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一者的顶表面比第三半导体图案sp3的顶表面距衬底100更远。
32.第一源极/漏极图案sd1可以包括晶格常数大于衬底100的晶格常数的半导体材料(例如，sige)。在一些实施例中，两个相邻的第一源极/漏极图案sd1可以对位于它们之间的
第一沟道图案ch1施加压应力。第二源极/漏极图案sd2可以由与衬底100相同的半导体材料(例如，si)形成或包括与衬底100相同的半导体材料(例如，si)。
33.每个第一源极/漏极图案sd1可以包括可以依次堆叠的第一半导体层sel1和第二半导体层sel2。这里将更详细地描述平行于第二方向d2截取的第一源极/漏极图案sd1的横截面形状。
34.第一半导体层sel1可以覆盖第一凹部rs1的内表面。第一半导体层sel1可以在向上方向上具有不断减小的厚度。例如，在第一凹部rs1的底部水平高度处在第三方向d3上测量的第一半导体层sel1的厚度可以大于在第一凹部rs1的顶部水平高度处在第二方向d2上测量的第一半导体层sel1的厚度。由于第一凹部rs1的横截面轮廓，所以第一半导体层sel1可以具有“u”形横截面。
35.第二半导体层sel2可以填充第一凹部rs1的除了第一半导体层sel1之外的剩余空间。第二半导体层sel2的体积可以大于第一半导体层sel1的体积。换句话说，第二半导体层sel2的体积与第一源极/漏极图案sd1的总体积的比率可以大于第一半导体层sel1的体积与第一源极/漏极图案sd1的总体积的比率。
36.第一半导体层sel1和第二半导体层sel2中的每一者可以由硅锗(sige)形成或包括硅锗(sige)。更详细地，第一半导体层sel1可以具有相对低的锗浓度。在一些实施例中，第一半导体层sel1可以仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度可以在0原子百分比(at％)至10at％的范围内。
37.第二半导体层sel2可以具有相对高的锗浓度。例如，第二半导体层sel2的锗浓度可以在30at％至70at％的范围内。第二半导体层sel2的锗浓度可以在第三方向d3上增大。例如，第二半导体层sel2的锗浓度在更接近衬底100或位于第一半导体层sel1附近的下部处可以为大约40at％，并且在上部或其顶部水平高度处可以为大约60at％。
38.第一半导体层sel1和第二半导体层sel2可以包括杂质(例如，硼)，从而允许第一源极/漏极图案sd1具有第一类型的导电性(例如，p型导电性)。在一些实施例中，第二半导体层sel2中的杂质浓度(以at％测量)可以大于第一半导体层sel1中的杂质浓度。
39.第一半导体层sel1可以防止在衬底100与第二半导体层sel2之间以及在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3与第二半导体层sel2之间发生堆垛层错(stacking fault)。这种堆垛层错可能导致沟道电阻的增加。堆垛层错可能容易发生在第一凹部rs1的底部。因此，如果与第一凹部rs1相邻的第一半导体层sel1被设置为具有相对大的厚度，则可以防止堆垛层错。
40.附加地或可替代地，第一半导体层sel1可以在用栅电极ge的第一部分po1、第二部分po2和第三部分po3替换牺牲层sal的工艺中保护第二半导体层sel2，这将在本文中更详细地描述。例如，第一半导体层sel1可以防止第二半导体层sel2被用于去除牺牲层sal的蚀刻材料不期望地蚀刻掉。
41.栅电极ge可以跨越第一沟道图案ch1和第二沟道图案ch2并且可以在第一方向d1上延伸。栅电极ge可以在第二方向d2上以第一节距p1布置。当在俯视图中观察时，每个栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2交叠或与第一沟道图案ch1和第二沟道图案ch2重叠。
42.栅电极ge可以包括介于第一有源图案ap1和第二有源图案ap2与第一半导体图案
sp1之间的第一部分po1、介于第一半导体图案sp1与第二半导体图案sp2之间的第二部分po2、介于第二半导体图案sp2与第三半导体图案sp3之间的第三部分po3、以及位于第三半导体图案sp3上的第四部分po4。
43.参照图2a，pmosfet区pr上的栅电极ge的第一部分po1、第二部分po2和第三部分po3可以具有彼此不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
44.参照图2d，栅电极ge可以设置在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一者的顶表面ts、底表面bs和相对侧表面sw上。换句话说，根据一些实施例的逻辑晶体管可以是三维场效应晶体管(例如，多桥沟道场效应晶体管(mbcfet))，在三维场效应晶体管中栅电极ge围绕沟道图案，例如三维地围绕沟道图案。
45.参照图1和图2a至图2d，一对栅极间隔物gs可以分别布置在栅电极ge的第四部分po4的相对侧表面上。栅极间隔物gs可以沿着栅电极ge并在第一方向d1上延伸。栅极间隔物gs的顶表面可以高于栅电极ge的顶表面。例如，栅极间隔物gs的顶表面可以与第一层间绝缘层110的顶表面共面，这将在本文中更详细地描述。栅极间隔物gs可以由sicn、sicon或sin中的至少一种形成或可以包括sicn、sicon或sin中的至少一种。在一些实施例中，栅极间隔物gs可以具有包括至少两层的多层结构，该两层中的每一层由sicn、sicon或sin制成。
46.栅极覆盖图案gp可以设置在栅电极ge上。栅极覆盖图案gp可以沿着栅电极ge并在第一方向d1上延伸。栅极覆盖图案gp可以由相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成或可以包括相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料，这将在本文中更详细地描述。例如，栅极覆盖图案gp可以由sion、sicn、sicon或sin中的至少一种形成或可以包括sion、sicn、sicon或sin中的至少一种。
47.栅极绝缘层gi可以介于栅电极ge与第一沟道图案ch1之间以及介于栅电极ge与第二沟道图案ch2之间。如图2d最佳所示，栅极绝缘层gi可以覆盖第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一者的顶表面ts、底表面bs和相对侧表面sw。栅极绝缘层gi可以在栅电极ge下方覆盖器件隔离层st的顶表面，如图2d最佳所示。
48.在一些实施例中，栅极绝缘层gi可以包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层可以由介电常数高于氧化硅的介电常数的高k介电材料中的至少一种形成或可以包括介电常数高于氧化硅的介电常数的高k介电材料中的至少一种。作为非限制性示例，高k介电材料可以由氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铅锌铌酸中的至少一种形成或可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铅锌铌酸中的至少一种。
49.在一些实施例中，半导体器件可以包括使用负电容器的负电容(nc)fet。例如，栅极绝缘层gi可以包括表现出铁电材料特性的铁电层和表现出顺电材料特性的顺电层。
50.铁电层可以具有负电容，并且顺电层可以具有正电容。当两个或更多个电容器串联并且每个电容器具有正电容时，总电容可以小于每个电容器的电容。相比之下，当串联电
容器中的至少一个电容器具有负电容时，串联电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
51.当具有负电容的铁电层和具有正电容的顺电层串联连接时，串联连接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层的晶体管在室温下可以具有小于60mv/decade的亚阈值摆幅(ss)。
52.铁电层可以具有铁电材料特性。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种形成或可以包括氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。在一些实施例中，氧化铪锆可以是掺杂有锆(zr)的氧化铪。在一些实施例中，氧化铪锆可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
53.铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)中的至少一种。在一些实施例中，铁电层中掺杂剂的种类可以根据铁电层中包括的铁电材料而变化。
54.在一些实施例中，铁电层包括氧化铪，铁电层中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和/或钇(y)中的至少一种。
55.在一些实施例中，掺杂剂是铝(al)，并且铁电层中铝的含量可以在3at％(原子百分比)至8at％的范围内。在一些实施例中，作为掺杂剂的铝的含量可以是铝原子的数目与铪原子和铝原子的数目的比率。
56.在一些实施例中，掺杂剂是硅(si)，并且铁电层中硅的含量可以在2at％至10at％的范围内。在一些实施例中，掺杂剂是钇(y)，并且铁电层中钇的含量可以在2at％至10at％的范围内。在一些实施例中，掺杂剂是钆(gd)，并且铁电层中钆的含量可以在1at％至7at％的范围内。在一些实施例中，掺杂剂是锆(zr)，并且铁电层中锆的含量可以在50at％至80at％的范围内。
57.顺电层可以具有顺电材料特性。顺电层可以由例如氧化硅和/或高k金属氧化物中的至少一种形成或可以包括氧化硅和/或高k金属氧化物中的至少一种。可用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝中的至少一种，但本发明构思不限于这些示例。
58.铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电材料特性，但顺电层可以不具有铁电材料特性。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
59.只有当铁电层处于特定的厚度范围内时，铁电层才可以表现出铁电材料特性。在一些实施例中，铁电层的厚度可以在0.5nm至10nm的范围内，但是本发明构思不限于该示例。由于与铁电材料特性的出现相关的临界厚度根据铁电材料的种类而变化，所以铁电层的厚度可以根据铁电材料的种类而改变。
60.作为示例，栅极绝缘层gi可以包括单个铁电层。作为另一示例，栅极绝缘层gi可以包括彼此间隔开的多个铁电层。栅极绝缘层gi可以具有多个铁电层和多个顺电层交替地堆叠的多层结构。
61.栅电极ge可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金
属图案可以设置在栅极绝缘层gi上并且可以与第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3相邻。第一金属图案可以包括可以用于调整晶体管的阈值电压的功函数金属。通过调整第一金属图案的厚度和成分，可以实现具有期望阈值电压的晶体管。例如，栅电极ge的第一部分po1、第二部分po2和第三部分po3可以由第一金属图案或功函数金属构成或形成。
62.第一金属图案可以包括金属氮化物层。例如，作为示例，第一金属图案可以包括可以从由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组中选择的至少一种金属以及氮(n)。在一些实施例中，第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
63.第二金属图案可以包括电阻低于第一金属图案的金属材料。例如，作为示例，第二金属图案可以包括从由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组中选择的至少一种金属。例如，栅电极ge的第四部分po4可以包括第一金属图案和位于第一金属图案上的第二金属图案。
64.参照图2b，可以在nmosfet区nr上提供内部间隔物ip。每个内部间隔物ip可以介于第二源极/漏极图案sd2与栅电极ge的第一部分po1、第二部分po2和第三部分po3中的相应一者之间。内部间隔物ip可以与第二源极/漏极图案sd2直接接触。栅电极ge的第一部分po1、第二部分po2和第三部分po3中的每一者可以通过内部间隔物ip与第二源极/漏极图案sd2间隔开。
65.第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层110可以具有与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极覆盖图案gp。在一些实施例中，第一层间绝缘层110和第二层间绝缘层120中的至少一者可以包括氧化硅层。
66.可以在第一逻辑单元lc1和第二逻辑单元lc2中的每一者的两侧处设置可以在第二方向d2上彼此相对的一对划分结构(division structure)db。例如，划分结构db可以设置在第一逻辑单元lc1与第二逻辑单元lc2之间的边界上。划分结构db可以在第一方向d1上延伸并平行于栅电极ge。彼此相邻的划分结构db与栅电极ge之间的节距可以等于第一节距p1。
67.划分结构db可以穿透第一层间绝缘层110和第二层间绝缘层120并且可以延伸到第一有源图案ap1和第二有源图案ap2中。划分结构db可以穿透第一沟道图案ch1和第二沟道图案ch2。划分结构db可以将第一逻辑单元lc1的pmosfet区pr和nmosfet区nr与第二逻辑单元lc2的pmosfet区pr和nmosfet区nr分隔开。
68.有源接触ac可以穿透第一层间绝缘层110和第二层间绝缘层120并且可以分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。成对的有源接触ac可以分别设置在栅电极ge的两侧处。当在俯视图中观察时(例如，如图1中所见)，有源接触ac可以具有在第一方向d1上伸长的条形。
69.有源接触ac可以是自对准接触。例如，可以使用栅极覆盖图案gp和栅极间隔物gs通过自对准工艺形成有源接触ac。在一些实施例中，有源接触ac可以覆盖栅极间隔物gs的侧表面的至少一部分。尽管未示出，但有源接触ac可以覆盖栅极覆盖图案gp的顶表面的一
部分。
70.硅化物图案sc可以分别介于有源接触ac与第一源极/漏极图案sd1之间以及有源接触ac与第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到源极/漏极图案sd1或sd2。硅化物图案sc可以由金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种形成或可以包括金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种。
71.电连接到栅电极ge的栅极接触gc可以穿透第二层间绝缘层120和栅极覆盖图案gp。参照图2b，与栅极接触gc相邻的每个有源接触ac的上部区域可以填充有上绝缘图案uip。因此，可以防止在栅极接触gc与其相邻的有源接触ac接触时可能发生的工艺故障(例如，短路)。
72.有源接触ac和栅极接触gc中的每一者可以包括导电图案fm和包围导电图案fm的阻挡(barrier)图案bm。例如，导电图案fm可以由铝、铜、钨、钼或钴中的至少一种金属形成或可以包括铝、铜、钨、钼或钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧表面和底表面。在一些实施例中，阻挡图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成或可以包括钛、钽、钨、镍、钴或铂中的至少一种。金属氮化物层可以包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍(nin)、氮化钴(con)或氮化铂(ptn)中的至少一种。
73.第一金属层m1可以设置在第三层间绝缘层130中。第一金属层m1可以包括第一电力线mpr1和第二电力线mpr2、第一下互连线mi1至第五下互连线mi5以及下通路vi1。下通路vi1可以设置在第一电力线mpr1和第二电力线mpr2以及第一下互连线mi1至第五下互连线mi5下方。
74.第一电力线mpr1和第二电力线mpr2可以在第二方向d2上延伸并且可以彼此平行，并且跨越第一逻辑单元lc1和第二逻辑单元lc2。漏极电压vdd和源极电压vss可以分别施加到第一电力线mpr1和第二电力线mpr2。
75.参照图1，可以在第一逻辑单元lc1和第二逻辑单元lc2中的每一者中限定可以在第二方向d2上延伸的第一单元边界cb1。可以在第一逻辑单元lc1和第二逻辑单元lc2的在第一方向d1上与第一单元边界cb1相对的一侧处限定可以在第二方向d2上延伸的第二单元边界cb2。如上所述可以施加有漏极电压vdd的第一电力线mpr1可以布置在第一单元边界cb1上。换句话说，施加有漏极电压vdd的第一电力线mpr1可以在第二方向d2上沿着第一单元边界cb1延伸。如上所述可以施加有源极电压vss(例如，接地电压)的第二电力线mpr2可以布置在第二单元边界cb2上。换句话说，施加有源极电压vss的第二电力线mpr2可以在第二方向d2上沿着第二单元边界cb2延伸。
76.第一下互连线mi1至第五下互连线mi5可以位于第一电力线mpr1与第二电力线mpr2之间。详细地，第一互连轨道(track)mtr1至第五互连轨道mtr5可以限定在第一电力线mpr1与第二电力线mpr2之间。第一互连轨道mtr1至第五互连轨道mtr5可以彼此平行地在第二方向d2上延伸。第一下互连线mi1至第五下互连线mi5可以在第一方向d1上以第二节距p2布置。第二节距p2可以小于第一节距p1。
77.至少一个第一下互连线mi1可以位于第一互连轨道mtr1上，至少一个第二下互连线mi2可以位于第二互连轨道mtr2上，至少一个第三下互连线mi3可以位于第三互连轨道
mtr3上，至少一个第四下互连线mi4可以位于第四互连轨道mtr4上，并且至少一个第五下互连线mi5可以位于第五互连轨道mtr5上。
78.第一下互连线mi1至第五下互连线mi5可以彼此平行地分别沿第一互连轨道mtr1至第五互连轨道mtr5并且在第二方向d2上延伸。当在俯视图中观察时，第一下互连线mi1至第五下互连线mi5中的每一者可以具有线形或条形。
79.如图2c最佳所示，第一电力线mpr1和第二电力线mpr2中的每一者的线宽可以是第一宽度w1。第一下互连线mi1至第五下互连线mi5中的每一者的线宽可以是第二宽度w2。第一电力线mpr1和第二电力线mpr2以及第一下互连线mi1至第五下互连线mi5的线宽可以在第一方向d1上。第二宽度w2可以小于第一宽度w1(例如，参见图2c)。例如，第二宽度w2可以小于12nm。第一宽度w1可以大于12nm。
80.下通路vi1可以介于第一电力线mpr1和第二电力线mpr2与有源接触ac之间并电连接第一电力线mpr1和第二电力线mpr2与有源接触ac。下通路vi1可以介于第一下互连线mi1至第五下互连线mi5与有源接触ac和栅极接触gc之间并电连接第一下互连线mi1至第五下互连线mi5与有源接触ac和栅极接触gc。
81.作为非限制性示例，第一电力线mpr1和第二电力线mpr2以及第一下互连线mi1至第五下互连线mi5可以由至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))形成或可以包括至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))。
82.第一金属层m1的互连线mpr1、mpr2和mi1至mi5和第一金属层m1下方的下通路vi1可以分别通过单独的工艺形成。例如，第一金属层m1的互连线mpr1、mpr2和mi1至mi5可以通过单镶嵌工艺形成，并且第一金属层m1的下通路vi1可以通过另一单镶嵌工艺形成。根据一些实施例的半导体器件可以使用亚20nm工艺制造。
83.第二金属层m2可以设置在第四层间绝缘层140中。第二金属层m2可以包括上互连线m2_i。每个上互连线m2_i可以是在第一方向d1上延伸的线形图案或条形图案。换句话说，上互连线m2_i可以彼此平行地在第一方向d1上延伸。
84.第二金属层m2还可以包括上通路vi2。上通路vi2可以设置在上互连线m2_i下方。上通路vi2可以介于第一金属层m1的互连线mpr1、mpr2和mi1至mi5与上互连线m2_i之间并分别电连接第一金属层m1的互连线mpr1、mpr2和mi1至mi5与上互连线m2_i。
85.第二金属层m2的上互连线m2_i和第二金属层m2下方的上通路vi2可以通过相同的工艺形成并且可以形成单个图案。例如，第二金属层m2的上互连线m2_i和上通路vi2可以通过双镶嵌工艺形成。上互连线m2_i可以由至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))形成或者可以包括至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))。
86.在一些实施例中，虽然未示出，但是额外的金属层(例如，m3、m4、m5等)可以进一步堆叠在第四层间绝缘层140上。每个堆叠的金属层可以包括布线线路。
87.图3是示出布置在图1的第一互连轨道至第三互连轨道上的第一下互连线至第三下互连线的俯视图。参照图3，位于第一互连轨道mtr1上的第一下互连线mi1可以包括第一互连线mi1a和第二互连线mi1b。
88.第一互连线mi1a可以具有设置在其尖端处的第一端en1，并且第二互连线mi1b可
以具有设置在其尖端处的第二端en2。第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2可以在第二方向d2上彼此面对。
89.第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2之间的距离可以是第一距离tit1。第一距离tit1可以是第一互连线mi1a的尖端与第二互连线mi1b的尖端之间的距离(即，尖端到尖端的距离)。第一距离tit1可以相对较大。例如，第一距离tit1可以大于第二距离tit2，这将在下面描述。
90.第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2中的每一者可以具有弯曲形状或倒圆形状。弯曲形状或倒圆形状可以是凸面的。第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2中的每一者可以具有相对大的曲率。例如，第一假想圆imc1可以被限定为与第二互连线mi1b的第二端en2接触。第二端en2可以包括对应于第一假想圆imc1的弧。这里，第一假想圆imc1可以是与弯曲形状的第二端en2匹配的圆。第一假想圆imc1，并且因此第二端en2，可以具有第一半径r1。第一半径r1可以是第二互连线mi1b的第二端en2的曲率半径。
91.在本说明书中，曲率将被定义为曲率半径的倒数。根据该定义，第二互连线mi1b的第二端en2可以具有相对大的曲率和/或可以具有相对小的第一曲率半径r1。
92.作为示例，第二互连线mi1b的第二端en2的第一曲率半径r1可以小于第二互连线mi1b的线宽w2。第一曲率半径r1与线宽w2的比率可以在0.5至1的范围内。第一互连线mi1a的第一端en1可以具有与第二互连线mi1b的第二端en2基本相同的曲率和曲率半径。第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2可以跨越第一距离tit1朝向彼此弯曲或倒圆。
93.设置在第三互连轨道mtr3上的第三下互连线mi3可以包括第三互连线mi3a和第四互连线mi3b。第三互连线mi3a可以具有分别设置在其相对的尖端处的第三端en3和第四端en4。第四互连线mi3b可以具有设置在其尖端处的第五端en5。第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5可以在第二方向d2上彼此面对。
94.第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5之间的距离可以是第二距离tit2。第二距离tit2可以是第三互连线mi3a的尖端与第四互连线mi3b的尖端之间的距离。第二距离tit2可以相对小。第二距离tit2可以小于图3的第一距离tit1。
95.第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5中的每一者可以具有弯曲形状或倒圆形状。第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5中的每一者可以具有相对小的曲率。例如，第二假想圆imc2可以被限定为与第三互连线mi3a的第四端en4接触。第四端en4可以包括对应于第二假想圆imc2的弧。第二假想圆imc2，并且因此第四端en4，可以具有第二半径r2。第二半径r2可以是第三互连线mi3a的第四端en4的曲率半径。第三互连线mi3a的第四端en4可以具有相对小的曲率并且可以具有相对大的第二曲率半径r2。
96.第三互连线mi3a的第四端en4的第二曲率半径r2可以大于第三互连线mi3a的线宽w2。第二曲率半径r2与线宽w2的比率可以在1至10的范围内。第三互连线mi3a的第四端en4的第二曲率半径r2可以大于第二互连线mi1b的第二端en2的第一曲率半径r1。换句话说，第三互连线mi3a的第四端en4的曲率可以小于第二互连线mi1b的第二端en2的曲率。第四互连线mi3b的第五端en5可以具有与第三互连线mi3a的第四端en4基本相同的曲率和曲率半径。
第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5可以跨越第二距离tit2朝向彼此弯曲或倒圆。
97.第三互连线mi3a的与第四端en4相对的第三端en3可以具有小于第二曲率半径r2的第一曲率半径r1。第三互连线mi3a的第三端en3的曲率可以大于第四端en4的曲率。在一些实施例中，至少一个互连线的相对端可以具有彼此不同的曲率。
98.在一些实施例中，互连线的尖端的曲率可以根据每个互连轨道上的互连线之间的尖端到尖端距离而变化。例如，在互连线之间的距离相对大的情况下(例如，第一互连线mi1a与第二互连线mi1b之间的距离tit1)，对应的尖端en1和尖端en2可以具有相对大的曲率。相反，在互连线之间的距离相对小的情况下(例如，第三互连线mi3a与第四互连线mi3b之间的距离tit2)，对应的尖端en4和尖端en5可以具有相对小的曲率。
99.上述的第一互连线mi1a、第二互连线mi1b、第三互连线mi3a和第四互连线mi3b可以具有相同的线宽(即，线宽w2)。第一互连线mi1a、第二互连线mi1b、第三互连线mi3a和第四互连线mi3b中的每一者可以在第二方向d2上延伸，而第一互连线mi1a、第二互连线mi1b、第三互连线mi3a和第四互连线mi3b中的每一者在第一方向d1上的线宽保持在恒定值或基本恒定值(即，线宽w2)。第一互连线mi1a、第二互连线mi1b、第三互连线mi3a和第四互连线mi3b中的每一者的线宽w2可以基于其端部en1至端部en5的曲率而在端部en1至端部en5处减小，并且在端部en1至端部en5处线宽可以不增加。
100.第二下互连线mi2可以设置在可以位于第一互连轨道mtr1与第三互连轨道mtr3之间的第二互连轨道mtr2上。例如，第二下互连线mi2可以介于第一下互连线mi1与第三下互连线mi3之间。
101.第二下互连线mi2的线宽w2可以基本上等于第一互连线mi1a、第二互连线mi1b、第三互连线mi3a和第四互连线mi3b中的每一者的线宽w2。第一下互连线mi1与第二下互连线mi2之间的节距p2可以基本上等于第三下互连线mi3与第二下互连线mi2之间的节距p2。第一下互连线mi1与第二下互连线mi2以及第三下互连线mi3与第二下互连线mi2之间的节距p2可以从互连线mi1至互连线mi3的中央或中央部分(例如，第一互连轨道mtr1至第三互连轨道mtr3)开始测量。第一下互连线mi1与第二下互连线mi2之间的距离spd1可以基本上等于第三下互连线mi3与第二下互连线mi2之间的距离spd1。
102.第二下互连线mi2可以在第二方向d2上延伸，同时第二下互连线mi2在第一方向d1上的线宽保持在恒定值或基本恒定值(即，线宽w2)。换句话说，对于第二下互连线mi2的范围，第二下互连线mi2在第一方向d1上的线宽沿着第二方向d2可以是均匀的。更详细地，第二下互连线mi2可以包括第一部分pt1和第二部分pt2。第一部分pt1可以是第二下互连线mi2的位于第一互连线mi1a的第一端en1与第二互连线mi1b的第二端en2之间的区域附近或第一距离tit1附近的部分。第二部分pt2可以是第二下互连线mi2的位于第三互连线mi3a的第四端en4与第四互连线mi3b的第五端en5之间的区域附近或第二距离tit2附近的另一部分。
103.即使当在第一互连轨道mtr1的邻近第一部分pt1的区域中不存在第一下互连线mi1，第一部分pt1也可以在第二方向d2上延伸，同时第一部分pt1的线宽保持在恒定值或基本恒定值(即，线宽w2)。换句话说，即使在跨越第一距离tit1的第一部分pt1处，也可以保持第二下互连线mi2的均匀线宽。
104.即使当在第三互连轨道mtr3的邻近第二部分pt2的区域中不存在第三下互连线mi3，第二部分pt2也可以在第二方向d2上延伸，同时第二部分pt2的线宽保持在恒定值或基本恒定值(即，线宽w2)。换句话说，即使在跨越第二距离tit2的第一部分pt2处，也可以保持第二下互连线mi2的均匀线宽。
105.图4是示出根据图3的比较示例的结构的俯视图。参照图4，第二下互连线mi2的第一部分pt1可以朝向第一互连轨道mtr1突出。因此，第二下互连线mi2的第一部分pt1的宽度w3可以宽于或大于第二下互连线mi2的线宽w2。第二下互连线mi2的第二部分pt2可以朝向第三互连轨道mtr3突出。因此，第二下互连线mi2的第二部分pt2的宽度w3可以大于第二下互连线mi2的线宽w2。
106.在图4的比较示例中，当使用多图案化技术(mpt)形成下互连线时，第二下互连线mi2可以形成为包括具有突然增大的线宽的部分(例如，第一部分pt1和第二部分pt2)。例如，第二下互连线mi2的第一部分pt1可以具有延伸到第一互连线mi1a与第二互连线mi1b之间的空区域中的形状。第二下互连线mi2的第二部分pt2可以具有延伸到第三互连线mi3a与第四互连线mi3b之间的空区域中的形状。
107.因此，如图4所示，包括具有增大的线宽的第一部分pt1和第二部分pt2的第二下互连线mi2可以占据比必要或期望的体积或面积更大的体积或面积。例如，根据图3的第二下互连线mi2和图4的第二下互连线mi2的比较，可以看出，根据一些实施例的图3的第二下互连线mi2的体积(或面积)小于比较示例的图4的第二下互连线mi2的体积(或面积)。如果第二下互连线mi2的尺寸由于制造工艺而被不必要地增大了，例如图4的那样，则第一金属层m1中的寄生电容可能增加，这可能导致半导体器件的电特性劣化。
108.相比之下，在图3的实施例中(即，根据本发明构思的一些实施例)，第二下互连线mi2的第一部分pt1和第二部分pt2可以不延伸到距离tit1和tit2中并且可以具有保持在第一方向d1上的恒定线宽w2或基本恒定线宽w2。因此，可以最大程度地减少第一金属层m1中的金属图案(即，互连线)所占据的体积或面积，从而减少第一金属层m1中的寄生电容。结果是，半导体器件可以具有改善的电特性。
109.图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些实施例的制造第一金属层的方法的俯视图。图6、图8a、图10a、图12a、图14a、图16a、图18a和图20a是分别沿着图5、图7、图9、图11、图13、图15、图17和图19的线i-i’截取的横截面图。图8b、图10b、图12b、图14b、图16b、图18b和图20b是分别沿着图7、图9、图11、图13、图15、图17和图19的线ii-ii’截取的横截面图。
110.参照图5和图6，可以在衬底100上形成先前参照图1和图2a至图2d描述的逻辑晶体管衬底。可以在逻辑晶体管上形成第三层间绝缘层130。可以在第三层间绝缘层130上形成蚀刻目标层etl。蚀刻目标层etl可以包括可以依次堆叠的阻挡层bm1和金属层cml。阻挡层bm1可以由氮化钽(tan)、氮化钛(tin)、氧化钽(tao)、氧化钛(tio)、氮化锰(mnn)或氧化锰(mno)中的至少一种形成或包括氮化钽(tan)、氮化钛(tin)、氧化钽(tao)、氧化钛(tio)、氮化锰(mnn)或氧化锰(mno)中的至少一种。金属层cml可以由至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))形成或者可以包括至少一种金属材料(例如，铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo))。可以在蚀刻目标层etl上依次形成第一模制层mo1和第二模制层mo2。
111.可以在第二模制层mo2上形成第一线图案map1。第一线图案map1可以在第二方向d2上延伸并且可以彼此平行。根据一些实施例，每个第一线图案map1可以用作多图案化工艺中的心轴。
112.详细地，第一线图案map1中的第一第一线图案和第四第一线图案可以形成在与先前参照图1描述的第一电力线mpr1和第二电力线mpr2对应的位置处。第一线图案map1中的第二第一线图案和第三第一线图案可以分别形成在第二互连轨道mtr2和第四互连轨道mtr4上。第一线图案map1中的第一第一线图案至第四第一线图案在第一方向d1上可以具有不同的宽度。
113.参照图7、图8a和图8b，可以通过蚀刻工艺从第一切割区ctp1中去除第一线图案map1。例如，虽然未示出，但是可以通过光刻工艺形成限定第一切割区ctp1的掩模图案，然后可以使用掩模图案作为蚀刻掩模来蚀刻第一线图案map1。
114.第二互连轨道mtr2上的第一线图案map1可以被第一切割区ctp1划分成成对的第一线图案map1。第四互连轨道mtr4上的第一线图案map1可以被第一切割区ctp1划分成成对的第一线图案map1。
115.参照图9、图10a和图10b，可以在第一线图案map1上形成间隔物sps。间隔物sps可以形成在每个第一线图案map1的侧表面上。当在俯视图中观察时，每个间隔物sps可以是在第二方向d2上沿着第一线图案map1延伸的线形图案。
116.更详细地，间隔物sps的形成可以包括在第一线图案map1上形成间隔物层并且各向异性地蚀刻间隔物层，以暴露第一线图案map1的顶表面或第二模制层的顶表面mo2。
117.间隔物sps可以在第一切割区ctp1中彼此连接，并且在一些实施例中可以填充第一切割区ctp1中的成对的第一线图案map1之间的区域。例如，间隔物sps可以包括填充第一切割区ctp1的连接部分spr。
118.参照图11、图12a和图12b，可以在第二模制层mo2上形成第二线图案map2以分别填充间隔物sps之间的空的空间。第二线图案map2可以在第二方向d2上延伸并且可以彼此平行。第二线图案map2中的第一第二线图案、第二线图案map2中的第二第二线图案和第二线图案map2中的第三第二线图案可以分别形成在第一互连轨道mtr1、第三互连轨道mtr3和第五互连轨道mtr5上。
119.更详细地，第二线图案map2的形成可以包括在第二模制层mo2上形成绝缘层并且使绝缘层凹陷以暴露间隔物sps的上部(例如，以回蚀方式)。
120.根据一些实施例，第一线图案map1可以形成为线形，并且在第一方向d1上的线宽沿着第二方向d2没有任何实质性改变或实质性偏差。以第一线图案map1为心轴，第二线图案map2可以形成为线形，并且第二线图案map2在第一方向d1上的线宽沿着第二方向d2没有任何实质变化或实质性偏差。
121.参照图13、图14a和图14b，可以在第二线图案map2上形成硬掩模图案hmp。硬掩模图案hmp可以通过第一光刻工艺形成。可以使用硬掩模图案hmp作为蚀刻掩模选择性地蚀刻第二线图案map2。可以使用各向异性蚀刻工艺来执行蚀刻工艺。在蚀刻工艺期间可以不去除硬掩模图案hmp下方的第二线图案map2，因为它们受到硬掩模图案hmp的保护。
122.更详细地，可以通过第一光刻工艺由第二线图案map2中的第一第二线图案(即，第一互连轨道mtr1上的第二线图案map2)形成第一线lin1和第二线lin2。第一线lin1和第二
线lin2可以分别对应于参照图3描述的第一互连线mi1a和第二互连线mi1b。换句话说，第一线lin1和第二线lin2可以在第二方向d2上彼此间隔开第一距离tit1。可以通过硬掩模图案hmp形成彼此间隔开相对大距离的第一线lin1和第二线lin2。
123.由于硬掩模图案hmp的平面形状，所以第一线lin1的第一端和第二线lin2的第二端可以形成为具有相对大的曲率。这可以与先前参照图3描述的第一互连线mi1a的第一端en1和第二互连线mi1b的第二端en2基本相同。
124.参照图15、图16a和图16b，可以通过蚀刻工艺从第二切割区ctp2中去除第二线图案map2。例如，虽然未示出，但是可以通过第二光刻工艺形成限定第二切割区ctp2的掩模图案，然后可以使用掩模图案作为蚀刻掩模来蚀刻第二线图案map2。
125.更详细地，可以通过第二光刻工艺由第二线图案map2中的第二第二线图案(即，第三互连轨道mtr3上的第二线图案map2)形成第三线lin3和第四线lin4。第三线lin3和第四线lin4可以分别对应于先前参照图3描述的第三互连线mi3a和第四互连线mi3b。换句话说，第三线lin3和第四线lin4可以在第二方向d2上彼此间隔开第二距离tit2。彼此隔开相对小的距离的第三线lin3和第四线lin4可以通过第二切割区ctp2形成。
126.由于第二切割区ctp2的平面形状，所以第三线lin3的第三端和第四线lin4的第四端可以形成为具有相对小的曲率。这可以与先前参照图3描述的第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5基本相同。
127.参照图17、图18a和图18b，可以选择性地去除间隔物sps。因此，可以仅在第二模制层mo2上留下第一线图案map1和第二线图案map2。
128.参照图19、图20a和图20b，可以使用第一线图案map1和第二线图案map2作为蚀刻掩模来图案化第一模制层mo1和第二模制层mo2。接下来，可以使用图案化的第一模制层mo1和第二模制层mo2作为蚀刻掩模来图案化蚀刻目标层etl。因此，可以在第三层间绝缘层130上形成第一金属层m1的互连线mpr1、mpr2和mi1至mi5。
129.互连线mpr1、mpr2和mi1至mi5中的每一者可以包括阻挡图案bmp和金属图案cmp。阻挡图案bmp可以覆盖金属图案cmp的底表面。在一些实施例中，互连线mpr1、mpr2和mi1至mi5可以通过对蚀刻目标层etl进行蚀刻的减成法(subtractive)工艺形成。
130.图21、图23、图25、图27、图29和图31是示出根据本发明构思的一些实施例的制造第一金属层的方法的俯视图。图22a、图24a、图26a、图28a、图30a和图32a是分别沿着图21、图23、图25、图27、图29和图31的线i-i’截取的横截面图。图22b、图24b、图26b、图28b、图30b和图32b是分别沿着图21、图23、图25、图27、图29和图31的线ii-ii’截取的横截面图。为了简明描述，先前参照图5至图20b描述的元件可以由先前使用的附图标记来标识，并且可以省略其重复描述。
131.根据一些实施例的蚀刻目标层etl可以是第三层间绝缘层130。换句话说，与前述实施例不同，可以省略阻挡层bm1和金属层cml。在根据一些实施例的制造方法中，可以通过用金属层填充层间绝缘层的凹入区域的镶嵌工艺来形成互连线，而不是通过蚀刻金属层的减成法工艺来形成互连线。
132.参照图21、图22a和图22b，可以在图9、图10a和图10b所得的结构上形成填充图案fip。填充图案fip可以形成在第二切割区ctp2中。填充图案fip可以形成在第二切割区ctp2中的相邻间隔物sps之间的空间中。
133.参照图23、图24a和图24b，可以在第二模制层mo2上形成第二线图案map2以分别填充间隔物sps之间的空的空间。第二线图案map2可以在第二方向d2上延伸并且可以彼此平行。第三互连轨道mtr3上的第二线图案map2可以被填充图案fip划分成成对的第二线图案map2。
134.参照图25、图26a和图26b，可以在第一线图案map1和第二线图案map2上形成硬掩模图案hmp。硬掩模图案hmp可以包括多个第一开口opn1。每个第一开口opn1可以形成为与第二线图案map2的至少一部分交叠。例如，第二线图案map2的至少一部分可以通过第一开口opn1暴露。在一些实施例中，填充图案fip也可以通过第一开口opn1暴露。
135.参照图27、图28a和图28b，可以使用硬掩模图案hmp作为蚀刻掩模选择性地去除第二线图案map2的通过第一开口opn1暴露的部分。由于填充图案fip相对于第二线图案map2具有蚀刻选择性，所以在去除第二线图案map2期间可以不去除填充图案fip并且可以保持其原样。
136.通过去除第二线图案map2形成的空区域可以分别被定义为第二开口opn2。每个第二开口opn2可以暴露第二模制层mo2的在间隔物sps之间的顶表面。
137.参照图29、图30a和图30b，可以选择性地去除第一线图案map1。例如，通过去除第一线图案map1形成的空的区域可以分别被定义为第三开口opn3。每个第三开口opn3可以暴露第二模制层mo2的在间隔物sps之间的顶表面。
138.由于第一线图案map1被选择性地去除，间隔物sps、第二线图案map2的一部分和填充图案fip可以保留在第二模制层mo2上。
139.参照图31、图32a和图32b，可以使用保留在第二模制层mo2上的间隔物sps、第二线图案map2和填充图案fip作为蚀刻掩模来图案化第一模制层mo1和第二模制层mo2。接下来，可以使用图案化的第一模制层mo1和第二模制层mo2作为蚀刻掩模，使蚀刻目标层etl(即，第三层间绝缘层130)的上部凹陷。结果是，上面定义的第二开口opn2和第三opn3可以延伸到第三层间绝缘层130的上部。
140.此后，第二开口opn2和第三开口opn3可以填充有金属材料。因此，可以在第三层间绝缘层130的上部中形成第一金属层m1的互连线。
141.图33和图34是根据本发明构思的一些实施例的俯视图，每个俯视图示出了图1的第一下互连线至第三下互连线。为了简明描述，先前参照图1至图3描述的元件可以通过先前使用的附图标记来标识，并且可以省略其重复描述。
142.参照图33，第三互连线mi3a的第四端en4可以具有与第三端en3的曲率相反的曲率。更详细地，与第三互连线mi3a的第四端en4对应的第二假想圆imc2可以被定义在第三互连线mi3a之外。与第三互连线mi3a的第四端en4对应的第二假想圆imc2的中心可以在第三互连线mi3a之外。相比之下，与第三互连线mi3a的第三端en3对应的第一假想圆imc1可以定义在第三互连线mi3a内。与第三互连线mi3a的第三端en3对应的第一假想圆imc1的中心可以在第三互连线mi3a内。第四互连线mi3b的第五端en5也可以具有与第四端en4的曲率基本相同的曲率。换句话说，与第四互连线mi3b的第五端en5对应的假想圆也可以限定在第四互连线mi3b之外。换句话说，第三互连线mi3a的第四端en4和第四互连线mi3b的第五端en5可以跨越它们之间的距离(例如，tit2)彼此弯曲远离或凹入。
143.参照图34，第一互连轨道mtr1和第三互连轨道mtr3上的第一互连线mi1a、第二互
连线mi1b、第三互连线mi3a和第四互连线mi3b可以具有相同的线宽(即，第二宽度w2)。相比之下，第二互连轨道mtr2上的第二下互连线mi2可以具有不同于第二宽度w2的线宽w3。在一些实施例中，第二互连轨道mtr2的线宽w3可以大于第二宽度w2。在一些实施例中，第二互连轨道mtr2的线宽w3可以小于第二宽度w2。
144.即使当第二下互连线mi2的线宽w3不同于第一下互连线mi1和第三下互连线mi3中的每一者的线宽w2时，第一下互连线mi1和第二下互连线mi2之间的距离spd1也可以等于第三下互连线mi3与第二下互连线mi2之间的距离spd1。这是因为第一下互连线mi1与第二下互连线mi2之间的节距p2仍然与第三下互连线mi3与第二下互连线mi2之间的节距p2相同。
145.根据上述制造方法，第二互连轨道mtr2上的第二下互连线mi2可以具有由第一线图案map1的线宽确定的线宽，并且第一互连轨道mtr1和第三互连轨道mtr3上的第一下互连线mi1和第三下互连线mi3可以具有由第二线图案map2的线宽确定的线宽。因此，在第一线图案map1和第二线图案map2被形成为具有彼此不同的线宽的情况下，下互连线的线宽可以彼此不同，如图34所示。
146.虽然在图34中未完全示出，返回参照图1，由于第一互连轨道mtr1上的第一下互连线mi1、第三互连轨道mtr3上的第三下互连线mi3和第五互连轨道mtr5上的第五下互连线mi5由第二线图案map2形成，所以它们可以具有相同的线宽或基本相同的线宽(例如，第二宽度w2)。由于第二互连轨道mtr2上的第二下互连线mi2和第四互连轨道mtr4上的第四下互连线mi4由第一线图案map1形成，所以它们可以具有相同的线宽或基本相同的线宽(例如，第三宽度w3)。在一些实施例中，第二宽度w2可以不同于第三宽度w3。
147.图35a至图35d是分别沿着图1的线a-a’、b-b’、c-c’和d-d’截取的横截面图以示出根据本发明构思的一些实施例的半导体器件。为了简明描述，先前参照图1和图2a至图2d描述的元件可以通过先前使用的附图标记来标识，并且可以省略其重复描述。
148.pmosfet区pr和nmosfet区nr可以由形成在衬底100的上部中的第二沟槽tr2限定。第二沟槽tr2可以位于pmosfet区pr与nmosfet区nr之间。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开，第二沟槽tr2介于pmosfet区pr与nmosfet区nr之间。
149.第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸并且可以彼此平行。第一有源图案ap1和第二有源图案ap2可以是衬底100在垂直方向(即，第三方向d3)上突出的部分。第一沟槽tr1可以限定在相邻的第一有源图案ap1之间以及在相邻的第二有源图案ap2之间。第一沟槽tr1可以比第二沟槽tr2浅。
150.器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。第一有源图案ap1和第二有源图案ap2的上部可以垂直突出到器件隔离层st上方(例如，参见图35d)。第一有源图案ap1和第二有源图案ap2的上部中的每一者可以具有鳍形。器件隔离层st可以不覆盖第一有源图案ap1和第二有源图案ap2的上部。器件隔离层st可以覆盖第一有源图案ap1和第二有源图案ap2的下侧表面。
151.第一源极/漏极图案sd1可以设置在第一有源图案ap1上。第一源极/漏极图案sd1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可以介于每对第一源极/漏极图案sd1之间。第二源极/漏极图案sd2可以设置在第二有源图案ap2上。第二源极/漏极图案sd2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可以介于每对第二源极/
漏极图案sd2之间。与第一源极/漏极图案sd1和第二源极/漏极图案sd2相关联的其他特征可以与参照图1和图2a至图2d描述的示例实施例中的那些特征相同或相似。
152.栅电极ge可以跨越第一有源图案ap1和第二有源图案ap2并且在第一方向d1上延伸。栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2垂直交叠。每个栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每一者的顶表面和相对侧表面。参照图35d，栅电极ge可以设置在第一沟道图案ch1的第一顶表面ts1上和第一沟道图案ch1的至少一个第一侧表面sw1上。栅电极ge可以设置在第二沟道图案ch2的第二顶表面ts2上和第二沟道图案ch2的至少一个第二侧表面sw2上。换句话说，根据一些实施例的晶体管可以是三维场效应晶体管(例如，鳍型场效应晶体管(finfet))，在三维场效应晶体管中栅电极ge三维地围绕沟道图案ch1和ch2。
153.与有源接触ac和栅极接触gc以及第一金属层m1和第二金属层m2相关联的特征可以与参照图1和图2a至图2d描述的示例实施例中的特征相同或相似。
154.在根据本发明构思的一些实施例的半导体器件中，由于第一金属层的互连线可以通过多图案化工艺形成，所以互连线可以形成为具有小的线宽和小的节距。因此，可以增加半导体器件的集成密度。此外，即使在使用多图案化工艺制造半导体器件时，也可以防止在第一金属层中形成不必要的金属部分(例如，虚设部分)并最小化第一金属层中互连线的体积或面积。结果是，可以降低第一金属层中的寄生电容并改善器件的电特性。
155.虽然已经特别地示出和描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解的是，在不脱离所附权利要求的范围的情况下，可以在本文中进行形式和细节的各种变化。