阵列基板和显示设备的制作方法

1.本发明涉及显示技术，尤其涉及一种阵列基板和显示设备。


背景技术：

2.有机发光二极管(oled)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压来控制亮度的薄膜晶体管液晶显示器(tft-lcd)不同，oled由需要保持恒定以控制照度的驱动电流来驱动。oled显示面板包括多个像素单元，所述像素单元配置有以多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一条栅线的栅极端子和连接到每列一条数据线的漏极端子。当其中像素单元被选通的行被导通时，连接到驱动晶体管的开关晶体管被导通，并且数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到oled器件。驱动oled器件以发射相应亮度的光。


技术实现要素：

3.在一个方面，本公开提供了一种阵列基板，其包括以包括m行和n列的阵列布置的多个子像素；其中，所述阵列基板包括：多个第一栅线；多个第二栅线；多个第三栅线；多个第四栅线；多个第一数据线；多个第二数据线；多个第三数据线；以及多个第四数据线；其中所述多个第一栅线中的相应第一栅线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供栅极驱动信号，其中，1≤n≤n/2，1≤m≤m/2；所述多个第二栅线中的相应第二栅线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供栅极驱动信号；所述多个第三栅线中的相应第三栅线被配置为向在第(2n)列中且在第(2m)行中的子像素提供栅极驱动信号；所述多个第四栅线中的相应第四栅线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供栅极驱动信号；所述多个第一数据线中的相应第一数据线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供数据电压信号；所述多个第二数据线中的相应第二数据线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供数据电压信号；所述多个第三数据线中的相应第三数据线被配置为向在第(2n)列中且在第(2m)行中的子像素提供数据电压信号；以及所述多个第四数据线中的相应第四数据线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供数据电压信号；其中所述多个子像素包括：在第(2n-1)列中且在第(2m-1)行中的相应第一子像素；在第(2n-1)列中且在第(2m)行中的相应第二子像素；在第(2n)列中且在第(2m)行中的相应第三子像素；以及在第(2n)列中且在第(2m-1)行中的相应第四子像素。
4.可选地，所述第二相应栅线和所述第三相应栅线位于所述相应第一子像素和所述相应第二子像素之间，并且位于所述相应第三子像素和所述相应第四子像素之间；所述第一相应栅线和所述第四相应栅线通过所述相应第一子像素并且通过所述相应第四子像素而与所述第二相应栅线和所述第三相应栅线间隔开；所述相应第二数据线和所述相应第三数据线在所述相应第一子像素和所述相应第四子像素之间，并且在所述相应第二子像素和
所述相应第三子像素之间；所述相应第一数据线通过所述相应第一子像素并且通过所述相应第二子像素而与所述相应第二数据线和所述相应第三数据线间隔开；以及所述相应第四数据线通过所述相应第三子像素并且通过所述相应第四子像素而与所述相应第二数据线和所述相应第三数据线间隔开。
5.可选地，所述阵列基板还包括：在相应第一子像素中并且电连接到所述相应第一栅线的相应第一子像素栅线；在相应第二子像素中并且电连接到所述相应第二栅线的相应第二子像素栅线；在相应第三子像素中并且电连接到所述相应第三栅线的相应第三子像素栅线；以及在相应第四子像素中并且电连接到所述相应第四栅线的相应第四子像素栅线。
6.可选地，所述阵列基板还包括第一栅极绝缘层和第二栅极绝缘层；其中，所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线位于所述第一栅极绝缘层和所述第二栅极绝缘层之间；以及所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线位于所述第二栅极绝缘层的远离所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线的一侧。
7.可选地，所述阵列基板的多个像素驱动电路中的各个像素驱动电路包括存储电容器；所述存储电容器包括：第一电容器电极，其与所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线位于同一层中；以及第二电容器电极，其与所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线位于同一层中。
8.可选地，所述阵列基板还包括：相应第一栅线连接线，其延伸到相应第一子像素中，并且电连接所述相应第一栅线和所述相应第一子像素栅线；相应第二栅线连接线，其延伸到相应第二子像素中，并且电连接所述相应第二栅线和所述相应第二子像素栅线；相应第三栅线连接线，其延伸到相应第三子像素中，并且电连接所述相应第三栅线和所述相应第三子像素栅线；以及相应第四栅线连接线，其延伸到相应第四子像素中，并且电连接所述相应第四栅线和所述相应第四子像素栅线。
9.可选地，所述阵列基板还包括第一栅极绝缘层、第二栅极绝缘层和层间电介质层；其中，所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线位于所述第一栅极绝缘层和所述第二栅极绝缘层之间；所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线位于所述第二栅极绝缘层的远离所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线的一侧；以及所述相应第一栅线连接线、所述相应第二栅线连接线、所述相应第三栅线连接线和所述相应第四栅线连接线位于所述层间电介质层的远离所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线的一侧。
10.可选地，所述多个子像素中的相应一个还包括第一连接线，所述第一连接线通过所述第二电容器电极中的孔电连接至所述第一电容器电极，并且电连接至包括多个像素驱动电路中的相应像素驱动电路的一部分的半导体材料层。
11.可选地，所述阵列基板的多个像素驱动电路中的相应像素驱动电路包括存储电容器，所述存储电容器包括第一电容器电极和第二电容器电极；除了其中不包括所述第二电容器电极的一部分的孔区域外，所述第二电容器电极在基底基板上的正投影完全覆盖所述
第一电容器电极在所述基底基板上的正投影并留有余量；所述阵列基板还包括第一栅极绝缘层、第二栅极绝缘层和层间电介质层；所述第一电容器电极位于所述第一栅极绝缘层和所述第二栅极绝缘层之间；所述第二电容器电极位于所述第二栅极绝缘层和所述层间电介质层之间；以及所述第一连接线位于所述层间电介质层的远离所述第二电容器电极的一侧；其中，所述阵列基板还包括：第一通孔，其位于所述孔区域中并延伸穿过所述层间电介质层和所述第二栅极绝缘层；以及第二通孔，其延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层；其中，所述第一连接线通过所述第一通孔连接到所述第一电容器电极；以及所述第一连接线通过所述第二通孔连接到半导体材料层。
12.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管；其中所述第三晶体管的源极、所述第三晶体管的有源层、所述第三晶体管的漏极、所述第一晶体管的源极、所述第一晶体管的有源层、所述第一晶体管的漏极是所述多个子像素中的相应一个中的整体结构的部分；以及所述第一连接线通过所述第二通孔连接到所述第三晶体管的源极和所述第一晶体管的漏极。
13.可选地，所述多个子像素中的相应一个还包括在所述第一连接线上的第一平坦化层，以及位于所述第一平坦化层的远离所述第一连接线的一侧的第一防干扰块；所述第一防干扰块在基底基板上的正投影与所述第一连接线在所述基底基板上的正投影至少部分重叠；以及所述第一防干扰块电连接到所述多个子像素中的相应一个中的相应发光元件的阳极，并且电连接到所述半导体材料层。
14.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管；其中，所述第三晶体管的源极通过第一连接线电连接到所述第二电容器电极，并且电连接到所述第一晶体管的漏极；以及所述第一防干扰块在所述基底基板上的正投影与所述第三晶体管的源极在所述基底基板上的正投影至少部分重叠。
15.可选地，所述多个子像素中的相应一个还包括电连接所述第一防干扰块和所述半导体材料层的第二连接线；所述第一连接线和所述第二连接线在同一层中；所述第一防干扰块通过延伸穿过所述第一平坦化层的第三通孔电连接到所述第二连接线；所述阵列基板还包括第一栅极绝缘层、第二栅极绝缘层和层间电介质层；以及所述第二连接线通过延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的第四通孔电连接到所述半导体材料层。
16.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管；其中所述第五晶体管的源极、所述第五晶体管的有源层、所述第五晶体管的漏极、所述第六晶体管的源极、所述第六晶体管的有源层、所述第六晶体管的漏极是所述多个子像素中的相应一个中的整体结构的部分；以及所述第二连接线通过所述第四通孔电连接到所述第五晶体管的漏极和所述第六晶体管的漏极。
17.可选地，所述多个子像素中的相应一个还包括将重置信号线电连接到所述半导体材料层的第三连接线。
18.可选地，所述阵列基板还包括：在所述半导体材料层上的第一栅极绝缘层；在所述
第一栅极绝缘层上的第二栅极绝缘层；以及层间电介质层，其位于所述第二栅极绝缘层的远离所述第一栅极绝缘层的一侧；其中，所述第三连接线位于所述层间电介质层的远离所述第二栅极绝缘层的一侧；所述第三连接线通过延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的第五通孔电连接到所述半导体材料层。
19.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管；其中，所述第三连接线电连接到所述第六晶体管的源极；所述第六晶体管的栅极连接到重置控制信号线；以及所述第六晶体管的漏极连接到多个子像素中的相应一个中的相应发光元件的阳极。
20.可选地，所述阵列基板还包括被配置为向所述多个子像素提供电源电压信号的多个第一电压供应线和多个第二电压供应线；其中，所述多个第一电压供应线与所述多个第一数据线、所述多个第二数据线、所述多个第三数据线和所述多个第四数据线在同一层中；所述多个第一电压供应线和多个第二电压供应线基本上相互平行；以及所述多个第一电压供应线中的相应一个在基底基板上的正投影与所述多个第二电压供应线中的相应一个在所述基底基板上的正投影至少部分地重叠；其中，所述阵列基板还包括在所述基底基板上的在所述多个第一电压供应线中的相应一个与所述多个第二电压供应线中的相应一个之间的第一平坦化层；以及所述多个第一电压供应线中的相应一个通过延伸穿过所述第一平坦化层的通孔连接到所述多个第二电压供应线中的相应一个。
21.可选地，所述多个子像素中的相应一个还包括被配置为被提供有电源电压信号的第二防干扰块；所述阵列基板的多个像素驱动电路中的各个像素驱动电路包括：存储电容器，其包括第一电容器电极和第二电容器电极；所述第二防干扰块与第二电容器电极在同一层中；以及所述第二防干扰块在基底基板上的正投影与半导体材料层在所述基底基板上的正投影至少部分地重叠，该半导体材料层包括多个像素驱动电路中的相应像素驱动电路的一部分。
22.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管其中，所述第三晶体管的源极通过第一连接线电连接到所述第二电容器电极，并且电连接到所述第一晶体管的漏极；以及所述第二防干扰块在所述基底基板上的正投影与所述第三晶体管的源极在所述基底基板上的正投影至少部分重叠。
23.可选地，所述阵列基板还包括：多个第一电压供应线和多个第二电压供应线，其被配置为向所述多个子像素提供所述电源电压信号；层间电介质层，其在所述多个第二电压供应线与所述第二防干扰块之间，以及在所述多个第二电压供应线与所述第二电容器电极之间；以及第一平坦化层，其在所述多个第二电压供应线和所述多个第一电压供应线之间；其中，所述多个第二电压供应线中的相应一个通过延伸穿过所述层间电介质层的第六通孔电连接至所述第二防干扰块。
24.可选地，所述多个第二电压供应线中的相应一个通过延伸穿过所述层间电介质层的第七通孔电连接到所述第二电容器电极。
25.可选地，所述阵列基板还包括：相应第一数据线延伸突出部，其从所述相应第一数据线突出到相应第一子像素中，并电连接所述相应第一数据线和相应第一子像素中的第一像素驱动电路；相应第二数据线延伸突出部，其从所述相应第二数据线突出到相应第二子
像素中，并电连接所述相应第二数据线和相应第二子像素中的第二像素驱动电路；相应第三数据线延伸突出部，其从所述相应第三数据线突出到相应第三子像素中，并电连接所述相应第三数据线和相应第三子像素中的第三像素驱动电路；以及相应第四数据线延伸突出部，其从所述相应第四数据线突出到相应第四子像素中，并电连接所述相应第四数据线和相应第四子像素中的第四像素驱动电路。
26.可选地，所述相应第一数据线延伸突出部、所述相应第二数据线延伸突出部、所述相应第三数据线延伸突出部和所述相应第四数据线延伸突出部与所述多个数据线在同一层中；所述阵列基板还包括：在相应第一子像素中的相应第一中继电极；在相应第二子像素中的相应第二中继电极；在相应第三子像素中的相应第三中继电极；在相应第四子像素中的相应第四中继电极；以及第一平坦化层，其在所述多个数据线与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极之间；其中，所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极分别通过分别延伸穿过所述第一平坦化层的通孔连接到所述相应第一数据线延伸突出部、所述相应第二数据线延伸突出部、所述相应第三数据线延伸突出部和所述相应第四数据线延伸突出部；所述相应第一中继电极将所述相应第一数据线延伸突出部电连接到包括所述第一像素驱动电路的一部分的半导体材料层；所述相应第二中继电极将所述相应第二数据线延伸突出部电连接到所述半导体材料层；所述相应第三中继电极将所述相应第三数据线延伸突出部电连接到所述半导体材料层；所述相应第四中继电极将所述相应第四数据线延伸突出部电连接到所述半导体材料层。
27.可选地，多个像素驱动电路中的相应像素驱动电路包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；第五晶体管；以及第六晶体管；其中，所述阵列基板还包括在所述半导体材料层与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极、所述相应第四中继电极之间的层间电介质层、第二栅极绝缘层和第一栅极绝缘层；其中，所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极分别通过分别延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的通孔分别连接到分别在所述第一像素驱动电路、所述第二像素驱动电路、所述第三像素驱动电路和所述第四像素驱动电路中的第二晶体管的源极。
28.可选地，所述阵列基板还包括被配置为向所述多个子像素提供电源电压信号的多个第一电压供应线和多个第二电压供应线；其中所述第一平坦化层在所述多个第二电压供应线和所述多个第一电压供应线之间；所述多个第一电压供应线与所述多个数据线在同一层中；以及所述多个第二电压供应线与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极在同一层中。
29.可选地，所述阵列基板还包括与所述多个栅线位于同一层中的多个重置信号线；其中，所述相应第二栅线和所述相应第三栅线在所述多个重置信号线中的相应一个与相应第一子像素或相应第四子像素之间。
30.在另一方面，本公开提供了一种显示设备，包括本文所述的或通过本文所述方法制造的阵列基板以及连接至所述阵列基板的集成电路。
附图说明
31.根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
32.图1是根据本公开的一些实施例中的阵列基板的平面图。
33.图2是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
34.图3a是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。
35.图3b是示出根据本公开的一些实施例中的阵列基板的多个子像素在阵列基板中的子像素布置的示意图。
36.图4是示出图3a所示的阵列基板的多个子像素中的半导体材料层的结构的图。
37.图5是示出图3a所示的阵列基板的多个子像素中的第一导电层的结构的图。
38.图6是示出图3a所示的阵列基板的多个子像素中的第二导电层的结构的图。
39.图7是示出图3a所示的阵列基板的多个子像素中的第一信号线层的结构的图。
40.图8是示出图3a所示的阵列基板的多个子像素中的第二信号线层的结构的图。
41.图9是沿图3a中的a-a'线的截面图。
42.图10是沿图3a中的b-b'线的截面图。
43.图11是沿图3a中的c-c'线的截面图。
44.图12是沿图3a中的d-d'线的截面图。
45.图13是沿图3a中的e-e'线的截面图。
46.图14是沿图3a中的f-f'线的截面图。
47.图15是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。
48.图16是沿图15中的g-g'线的截面图。
49.图17是沿图15中的h-h'线的截面图。
50.图18是沿图15中的i-i'线的截面图。
具体实施方式
51.现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
52.本公开尤其提供了一种阵列基板和显示设备，其基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板。在一些实施例中，阵列基板包括以包括m行和n列的阵列布置的多个子像素。在一些实施例中，阵列基板包括多个第一栅线；多个第二栅线；多个第三栅线；多个第四栅线；多个第一数据线；多个第二数据线；多个第三数据线；以及多个第四数据线。可选地，所述多个第一栅线中的相应第一栅线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供栅极驱动信号，其中，1≤n≤n/2，1≤m≤m/2。可选地，所述多个第二栅线中的相应第二栅线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供栅极驱动信号。可选地，所述多个第三栅线中的相应第三栅线被配置为向在第(2n)列中且在第(2m)行中的子像素提供栅极驱动信号。可选地，所述多个第四栅线中的相应第四栅线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供栅极驱动信号。可选地，所述多个第一数据线中的相应第一数据线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供数据电压信号。可选地，所述多个第二数据线
中的相应第二数据线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供数据电压信号。可选地，所述多个第三数据线中的相应第三数据线被配置为向在第(2n)列中且在第(2m)行中的子像素提供数据电压信号。可选地，所述多个第四数据线中的相应第四数据线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供数据电压信号。可选地，所述多个子像素包括：在第(2n-1)列中且在第(2m-1)行中的相应第一子像素；在第(2n-1)列中且在第(2m)行中的相应第二子像素；在第(2n)列中且在第(2m)行中的相应第三子像素；以及在第(2n)列中且在第(2m-1)行中的相应第四子像素。m和n是大于2的偶数，例如大于50、大于100、大于200或大于500。
53.图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素sp的阵列。每个子像素包括电子元件，例如发光元件。在一个示例中，发光元件由像素驱动电路pdc驱动。阵列基板包括栅极gl、数据线dl、电压供应线(例如，高电压供应线vdd)和第二电压供应线(例如，低电压供应线vss)，其中的每个电连接到像素驱动电路pdc。子像素sp中的各个子像素的发光由像素驱动电路pdc驱动。在一个示例中，高电压信号(例如vdd信号)通过高电压供应线vdd输入到连接至发光元件的阳极的像素驱动电路pdc；低电压信号(例如，vss信号)通过低电压供应线vss输入到发光元件的阴极。高电压信号(例如vdd信号)和低电压信号(例如vss信号)之间的电压差是驱动电压δv，其驱动发光元件发光。
54.在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3t1c、2t1c、4t1c、4t2c、5t2c、6t1c、7t1c、7t2c和8t2c。在一些实施例中，多个像素驱动电路中的各个像素驱动电路是7t1c驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微发光二极管。可选地，发光元件为微发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。
55.图2是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2，在一些实施例中，像素驱动电路包括驱动晶体管td；具有第一电容器电极ce1和第二电容器电极ce2的存储电容器cst；第一晶体管t1，其具有连接到第一重置控制信号线rst1的栅极、连接到第一重置信号线vint1的源极、以及连接到存储电容器cst的第一电容器电极ce1和驱动晶体管td的栅极的漏极；第二晶体管t2，其具有连接到栅线gl的栅极、连接到数据线dl的源极、和连接到驱动晶体管td的源极的漏极；第三晶体管t3，其栅极连接到栅线gl、源极连接到存储电容器cst的第一电容器电极ce1和驱动晶体管td的栅极、以及漏极连接到驱动晶体管td的漏极；第四晶体管t4，其栅极连接到发光控制信号线em、源极连接到电压供应线vdd、以及漏极连接到驱动晶体管td的源极和第二晶体管t2的漏极；第五晶体管t5，其具有连接到发光控制信号线em的栅极、连接到驱动晶体管td和第三晶体管t3的漏极的源极、以及连接到发光元件le的阳极的漏极；以及第六晶体管t6，其具有连接到第二重置控制信号线rst2的栅极、连接到第二重置信号线vint2的源极、以及连接到第五晶体管的漏极和发光元件le的阳极的漏极。第二电容器电极ce2连接至电压供应线vdd与第四晶体管t4的源极。
56.像素驱动电路还包括第一节点n1、第二节点n2、第三节点n3以及第四节点n4。第一节点n1连接至驱动晶体管td的栅极、第一电容器电极ce1以及第三晶体管t3的源极。第二节点n2连接至第四晶体管t4的漏极、第二晶体管t2的漏极及驱动晶体管td的源极。第三节点
n3连接至驱动晶体管td的漏极、第三晶体管t3的漏极和第五晶体管t5的源极。第四节点n4连接至第五晶体管t5的漏极、第六晶体管t6的漏极及发光元件le的阳极。
57.图3a是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。图3b是示出根据本公开的一些实施例中的阵列基板的多个子像素在阵列基板中的子像素布置的示意图。参照图3a与图3b，在一些实施例中，阵列基板包括多个子像素。在一些实施例中，多个子像素包括相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3和相应第四子像素sp4。阵列基板中的多个子像素以阵列布置。在一个示例中，多个子像素的阵列包括s1-s2-s3-s4格式的重复阵列，其中s1代表相应第一子像素sp1，s2代表相应第二子像素sp2，s3代表相应第三子像素sp3，以及s4代表相应第四子像素sp4。在另一个示例中，s1-s2-s3-s4格式是c1-c2-c3-c4格式，其中c1代表第一颜色的相应第一子像素sp1，c2代表第二颜色的相应第二子像素sp2，c3代表第三颜色的相应第三子像素sp3，c4代表第四颜色的相应第四子像素sp4。在另一个示例中，s1-s2-s3-s4格式是c1-c2-c3-c2'格式，其中c1代表第一颜色的相应第一子像素sp1，c2代表第二颜色的相应第二子像素sp2，c3代表第三颜色的相应第三子像素sp3，c2'代表第二颜色相应第四子像素sp4。在另一个示例中，c1-c2-c3-c2'格式为r-g-b-g格式，其中相应第一子像素sp1为红色子像素，相应第二子像素sp2为绿色子像素，相应第三子像素sp3为蓝色子像素，以及相应第四子像素sp4为绿色子像素。
58.如图3a和图3b所示，在一些实施例中，阵列基板的多个子像素的最小重复单元包括相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3、以及相应第四子像素sp4。在图3a中，示出了多个子像素sp中的相应一个，并且标注了图2中所描绘的像素驱动电路中的多个晶体管的对应位置(为了方便起见，在不同的子像素中单独地进行了标注)。图3a示出了彼此相邻布置的多个子像素sp的总共八个子像素。相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3、以及相应第四子像素sp4中的每一个都包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6以及驱动晶体管td。
59.图4是示出图3a所示的阵列基板的多个子像素中的半导体材料层的结构的图。图5是示出图3a所示的阵列基板的多个子像素中的第一导电层的结构的图。图6是示出图3a所示的阵列基板的多个子像素中的第二导电层的结构的图。图7是示出图3a所示的阵列基板的多个子像素中的第一信号线层的结构的图。图8是示出图3a所示的阵列基板的多个子像素中的第二信号线层的结构的图。图9是沿图3a中的a-a'线的截面图。图10是沿图3a中的b-b'线的截面图。图11是沿图3a中的c-c'线的截面图。图12是沿图3a中的d-d'线的截面图。图13是沿图3a中的e-e'线的截面图。图14是沿图3a中的f-f'线的截面图。图9至图11示出了相应第一子像素sp1中的截面图。图12示出了相应第四子像素sp4中的截面图。图13示出了相应第二子像素sp2中的截面图。图14示出了相应第三子像素sp3中的截面图。
60.参照图3a、图3b以及图4至图12，在一些实施例中，阵列基板包括基底基板bs，基底基板bs上的半导体材料层sml，位于半导体材料层sml的远离基底基板bs的一侧的第一栅极绝缘层gi1，位于第一栅极绝缘层gi1的远离半导体材料层sml的一侧的第一导电层，位于第一导电层的远离第一栅极绝缘层gi1的一侧的第二栅极绝缘层gi2，位于第二栅极绝缘层gi2的远离第一导电层的一侧的第二导电层，位于第二导电层的远离第二栅极绝缘层gi2的一侧的层间电介质层ild，位于层间电介质层ild的远离第二导电层的一侧的第一信号线
层，可选地，位于第一信号线层的远离层间电介质层ild的一侧的钝化层pvx；位于钝化层pvx的远离第一信号线层的一侧的第一平坦化层pln1，位于第一平坦化层pln1的远离钝化层pvx的一侧的第二信号线层，位于第二信号线层的远离第一平坦化层pln1的一侧的第二平坦化层pln2。可选地，阵列基板还包括位于第二平坦化层pln2的远离第一平坦化层pln1的一侧的阳极。
61.参照图2、图3a及图4，在一些实施例中，在多个子像素sp中的至少相应子像素中，半导体材料层具有整体结构。在图4中，左侧的相应第一子像素sp1标注有标记，其指示对应于像素驱动电路中的多个晶体管的区域，这些晶体管包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6以及驱动晶体管td。在图4中，右侧的第四子像素sp4标注有标记，其指示像素驱动电路中的多个晶体管中的每一个的元件。例如，第一晶体管t1包括有源层act1、源极s1、和漏极d1。第二晶体管t2包括有源层act2、源极s2、和漏极d2。第三晶体管t3包括有源层act3、源极s3和漏极d3。第四晶体管t4包括有源层act4、源极s4和漏极d4。第五晶体管t5包括有源层act5、源极s5和漏极d5。第六晶体管t6包括有源层act6、源极s6和漏极d6。驱动晶体管td包括有源层actd、源极sd和漏极dd。在一个示例中，在各个子像素中的晶体管(t1、t2、t3、t4、t5、t6和td)的有源层(act1、act2、act3、act4、act5、act6和actd)、源极(s1、s2、s3、s4、s5、s6和sd)以及漏极(d1、d2、d3、d4、d5、d6和dd)是各个子像素中的整体结构的一部分。在另一示例中，晶体管(t1、t2、t3、t4、t5、t6和td)的有源层(act1、act2、act3、act4、act5、act6和actd)、源极(s1、s2、s3、s4、s5、s6和sd)和漏极(d1、d2、d3、d4、d5、d6和dd)在同一层中。
62.在一些实施例中，第二导电层包括多个第一栅线；多个第二栅线；多个第三栅线；和多个第四栅线。多个第一栅线被配置为分别向各个第一子像素提供栅极驱动信号，多个第二栅线被配置为分别向各个第二子像素提供栅极驱动信号，多个第三栅线被配置为分别向各个第三子像素提供栅极驱动信号，多个第四栅线被配置为分别向各个第四子像素提供栅极驱动信号。
63.参照图3b，在一些实施例中，多个子像素包括在第(2n-1)列(例如，列oc)并且在第(2m-1)行(例如，行or)中的相应第一子像素sp1；在第(2n-1)列(例如，列oc)并且在第(2m)行(例如，行er)中的相应第二子像素sp2；在第(2n)列(例如，列ec)并且在第(2m)行(例如，行er)中的相应第三子像素；以及在第(2n)列(例如，列ec)并且在第(2m-1)行(例如，行or)中的相应第四子像素。
64.参照图2、图3a、图3b和图6，多个第一栅线中的相应第一栅线gl_oo被配置为向在第(2n-1)列(例如，列oc)(1≤n≤n/2)并且在第(2m-1)行(例如，行or)(1≤m≤m/2)中的子像素(例如，相应第一子像素sp1)提供栅极驱动信号；多个第二栅线中的相应第二栅线gl_oe被配置为向在第(2n-1)列(例如，列oc)并且在第(2m)行(例如，行er)中的子像素(例如，相应第二子像素sp2)提供栅极驱动信号；多个第三栅线中的相应第三栅线gl_ee被配置为向在第(2n)列(例如，列ec)并且在第(2m)行(例如，行er)中的子像素(例如，相应第三子像素sp3)提供栅极驱动信号；并且多个第四栅线中的相应第四栅线被配置为向在第(2n)列(例如，列ec)并且在第(2m-1)行(例如，行or)中的子像素(例如，相应第四子像素sp4)提供栅极驱动信号。
65.在一些实施例中，第二导电层还包括第一重置信号线vint1和第二重置信号线
vint2。第一重置信号线vint1被配置为向第(2m-1)行中的第一晶体管t1的源极提供重置信号，并且当第(2m-1)行不是第一行时，还向第(2m-2)行中的第六晶体管t6的源极提供重置信号。第二重置信号线vint2被配置为向第(2m-1)行中的第六晶体管t6的源极提供重置信号，且当第(2m-1)行不是最后一行时，还向第(2m)行中的第一晶体管t1的源极提供重置信号。
66.在一些实施例中，第二相应栅线gl_oe和第三相应栅线gl_ee位于相应第一子像素sp1和相应第二子像素sp2之间，并且在相应第三子像素sp3和相应第四子像素sp4之间。可选地，第一相应栅线gl_oo和第四相应栅线gl_eo通过相应第一子像素sp1且通过相应第四子像素sp4而与第二相应栅线gl_oe和第三相应栅线gl_ee隔开。
67.本阵列基板采用双栅极结构，其中两条栅线位于相应重置信号线和相邻的子像素之间。例如，相应第二栅线gl_oe和相应第三栅线gl_ee位于多个重置信号线中相应一条(例如，第二重置信号线vint2)和相应第一子像素sp1或相应第四子像素sp4之间。
68.再参照图2、图3a、图3b与图6，在一些实施例中，第二导电层还包括储存电容器cst的第二电容器电极ce2。可选地，第二导电层还包括第二防干扰块ipb2。在一些实施例中，参考图2、图3a、图3b、图4、图6和图9，第二防干扰块ipb2和第二电容器电极ce2在同一层中。可选地，第二防干扰块ipb2在基底基板bs上的正投影与包括多个像素驱动电路中的相应像素驱动电路的一部分的半导体材料层sml在基底基板bs上的正投影至少部分地重叠。具体而言，第三晶体管t3的源极s3通过第一连接线cl1(以下部分中关于第一连接线cl1详细讨论)电连接至第二电容器电极ce2，并且电连接至第一晶体管t1的漏极。因此，第二防干扰块ipb2在基底基板bs上的正投影与第三晶体管t3的源极s3在基底基板bs上的正投影至少部分地重叠。如图9所示，第二防干扰块ipb2在基底基板bs上的正投影与节点n1在基底基板bs上的正投影至少部分重叠。
69.本公开的发明人发现，出乎意料且令人惊讶地，在阵列基板中设置第二防干扰块ipb2可有效地防止由通过多个数据线(例如，通过边缘(fringe electric field)电场)传输的信号引起的在像素驱动电路的节点n1上的信号干扰。
70.各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(pecvd)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。
71.在一些实施例中，多个第一栅线(例如，相应第一栅线gl_oo)、多个第二栅线(例如，相应第二栅线gl_oe)、多个第三栅线(例如，相应第三栅线gl_ee)、多个第四栅线(例如，相应第四栅线gl_eo)、第二电容器电极ce2、第二防干扰块ipb2、第一重置信号线vint1和第二重置信号线vint2在同一层中。
72.如本文所用，术语“同一层”是指在同一步骤中同时形成的各层之间的关系。在一个示例中，当第二防干扰块ipb2和第二电容器电极ce2由于在相同材料层中执行的相同图案化工艺的一个或多个步骤而形成时，它们在同一层中。在另一示例中，可通过同时执行形成第二防干扰块ipb2的步骤和形成第二电容器电极ce2的步骤而在同一层中形成第二防干扰块ipb2和第二电容器电极ce2。术语“同一层”并不总是意味着在截面图中层的厚度或层的高度是相同的。
73.参照图2、图3a、图3b与图5，在一些实施例中，第一导电层包括储存电容器cst的第一电容器电极ce1、第一重置控制信号线rst1与第二重置信号线rst2。第一重置信号线rst1被配置为向第(2m-1)行中的第一晶体管t1的源极提供重置控制信号，并且当第(2m-1)行不是第一行时，还向第(2m-2)行中的第六晶体管t6的源极提供重置控制信号。第二重置信号线rst2被配置为向第(2m-1)行中的第六晶体管t6的源极提供重置控制信号，并且当第(2m-1)行不是最后一行时，还向第(2m)行中的第一晶体管t1的源极提供重置控制信号。
74.在一些实施例中，第一导电层还包括分别在多个子像素中的多个子像素栅线。参照图2、图3a、图3b和图5，在一些实施例中，多个子像素栅线包括在各个第一子像素sp1中且电连接到相应第一栅线gl_oo的相应第一子像素栅线sgl_oo；在各个第二子像素sp2中且电连接到相应第二栅线gl_oe的相应第二子像素栅线sgl_oe；在各个第三子像素sp3中且电连接到相应第三栅线gl_ee的相应第三子像素栅线sgl_ee；以及在各个第四子像素sp4中且电连接到相应第四栅线gl_eo的相应第四子像素栅线sgl_eo。
75.在一些实施例中，相应第一子像素栅线sgl_oo、相应第二子像素栅线sgl_oe、相应第三子像素栅线sgl_ee和相应第四子像素栅线sgl_eo位于第一栅极绝缘层gi1和第二栅极绝缘层gi2之间。可选地，相应第一栅线gl_oo、相应第二栅线gl_oe、相应第三栅线gl_ee和相应第四栅线gl_eo位于第二栅极绝缘层gi2的远离相应第一子像素栅线sgl_oo、相应第二子像素栅线sgl_oe、相应第三子像素栅线sgl_ee和相应第四子像素栅线sgl_eo的一侧。
76.各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(pecvd)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，第一重置控制信号线rst1、发光控制信号线em、第二重置控制信号线rst2、第一电容器电极ce1和多个子像素栅线(例如，第一子像素栅线sgl_oo、相应第二子像素栅线sgl_oe、相应第三子像素栅线sgl_ee和相应第四子像素栅线sgl_eo)在同一层中。
77.参照图2、图3a、图3b与图8，在一些实施例中，第二信号线层包括多个数据线。在一些实施例中，所述多个数据线包括多个第一数据线；多个第二数据线；多个第三数据线；和多个第四数据线。在一些实施例中，多个第一数据线中的相应第一数据线dl_oo被配置为向在第(2n-1)列(例如，列oc)并且在第(2m-1)行(例如，行or)中的子像素(例如，相应第一子像素sp1)提供数据电压信号；多个第二数据线中的相应第二数据线dl_oe被配置成向在第(2n-1)列(例如，列oc)并且在第(2m)行(例如行er)中的子像素(例如相应第二子像素sp2)提供数据电压信号；多个第三数据线中的相应第三数据线dl_ee被配置为向在第(2n)列并且在第(2m)行中的子像素(例如，相应第三子像素sp3)提供数据电压信号；并且多个第四数据线中的相应第四数据线dl_eo被配置为向在第(2n)列(例如，列ec)并且在第(2m-1)行(例如，行or)中的子像素(例如，相应第四子像素sp4)提供数据电压信号。
78.在一些实施例中，相应第二数据线dl_oe和相应第三数据线dl_ee位于相应第一子像素sp1和相应第四子像素sp4之间，并且位于相应第二子像素sp2和相应第三子像素sp3之间。可选地，相应第一数据线dl_oo通过相应第一子像素sp1且通过相应第二子像素sp2而与相应第二数据线dl_oe和相应第三数据线dl_ee间隔开。可选地，相应第四数据线dl_eo通过相应第三子像素sp3且通过相应第四子像素sp4而与相应第二数据线dl_oe和相应第三数据
线dl_ee间隔开。
79.本公开的发明人发现，具有本公开的数据线布置可以有效地降低由与相邻子像素相关联的数据电压信号引起的信号干扰。特别地，通过防止相邻行的子像素之间的干扰，本公开的数据线布置可以有效地降低具有阵列基板的显示面板中沿行方向的线缺陷。
80.参照图2、图3a、图3b与图8，在一些实施例中，第二信号线层还包括多个数据线延伸突出部。在一些实施例中，多个数据线延伸突出部包括多个第一数据线延伸突出部、多个第二数据线延伸突出部、多个第三数据线延伸突出部和多个第四数据线延伸突出部。可选地，各个第一数据线延伸突出部del_oo从相应第一数据线dl_oo突出到相应第一子像素sp1中，并且电连接相应第一数据线dl_oo和相应第一子像素sp1中的第一像素驱动电路。可选地，各个第二数据线延伸突出部del_oe从相应第二数据线dl_oe突出到相应第二子像素sp2中，并且电连接相应第二数据线dl_oe和相应第二子像素sp2中的第二像素驱动电路。可选地，各个第三数据线延伸突出部del_ee从相应第三数据线dl_ee突出到相应第三子像素sp3中，并且电连接相应第三数据线dl_ee和相应第三子像素sp3中的第三像素驱动电路。可选地，各个第四数据线延伸突出部del_eo从相应第四数据线dl_eo突出到相应第四子像素sp4中，且电连接相应第四数据线dl_eo与相应第四子像素sp4中的第四像素驱动电路。
81.在一些实施例中，参考图2、图3a、图3b、图8和图9，第二信号线层还包括第一防干扰块ipb1。第一防干扰块ipb1电连接到多个子像素中的相应一个中的相应发光元件le的阳极，并且电连接到半导体材料层sml。具体而言，如图9所示，在一些实施例中，第一防干扰块ipb1位于第一平坦化层pln1的远离第一连接线cl1的一侧(在以下部分中对第一连接线cl1详细讨论)。可选地，第一防干扰块ipb1在基底基板上的正投影与第一连接线cl1在基底基板bs上的正投影至少部分地重叠。如图2所示，第三晶体管t3的源极通过第一连接线cl1电连接至第二电容器电极ce2，且电连接至第一晶体管t1的漏极。如图9所示，在一些实施例中，第一防干扰块在基底基板上的正投影与第三晶体管的源极在基底基板bs上的正投影至少部分地重叠。
82.参照图9，第一防干扰块ipb1电连接到像素驱动电路的节点n4。具体而言，参照图2与图9，第一防干扰块ipb1电连接至第五晶体管t5的漏极以及第六晶体管t6的漏极。
83.本公开的发明人发现，出乎意料且令人惊讶地，在阵列基板中具有第一防干扰块ipb1(具有节点n4的电势且至少部分地与节点n1重叠)可进一步有效地防止由通过节点n1两侧的多个数据线(例如，通过边缘电场)传输的信号所引起的在像素驱动电路的节点n1上的信号干扰。
84.在一些实施例中，参考图2、图3a、图3b、图8和图9，第二信号线层还包括多个第一电压供应线vdd1，其被配置为向多个子像素提供电源信号。
85.各种适当的导电材料和各种适当的制造方法可以用于制造第二信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(pecvd)工艺沉积在基板上并被图案化。用于制造第二信号线层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个数据线(例如，相应第一数据线dl_oo、相应第二数据线dl_oe、相应第三数据线dl_ee和相应第四数据线dl_eo)、第一防干扰块ipb1、多个数据线延伸突出部(例如，相应第一数据线延伸突出部del_oo、相应第二数据线延伸突出部del_oe、相应第三数据线延伸突出部del_ee和相应第
四数据线延伸突出部del_eo)以及多个第一电压供应线vdd1在同一层中。
86.参考图2、图3a、图3b和图7，在一些实施例中，第一信号线层包括多个第二电压供应线vdd2，其被配置为向多个子像素提供电源电压信号。参考图2、图3a、图3b、图7和图8，在一些实施例中，多个第一电压供应线vdd1和多个第二电压供应线vdd2基本上彼此平行。如本文所用，术语“基本上平行”是指角度在0度至约45度的范围内，例如0度至约5度、0度至约10度、0度至约15度、0度至约20度、0度至约25度、0度至约30度。参考图10，在一些实施例中，多个第一电压供应线vdd1中的相应一个在基底基板bs上的正投影与多个第二电压供应线vdd2中的相应一个在基底基板bs上的正投影至少部分重叠。可选地，多个第一电压供应线vdd1中的相应一个在基底基板bs上的正投影与多个第二电压供应线vdd2中的相应一个在基底基板bs上的正投影基本上重叠。如本文所用，术语“基本上重叠”是指两个正投影彼此重叠至少50％，例如至少60％、至少70％、至少80％、至少90％、至少95％、至少99％或100％。
87.可选地，多个数据线、多个第一电压供应线vdd1和多个第二电压供应线vdd2基本上彼此平行。可选地，多个数据线延伸突出部(例如，相应第一数据线延伸突出部del_oo、相应第二数据线延伸突出部del_oe、相应第三数据线延伸突出部del_ee和相应第四数据线延伸突出部del_eo)基本上垂直于多个数据线(例如，相应第一数据线dl_oo、相应第二数据线dl_oe、相应第三数据线dl_ee和相应第四数据线dl_eo)。如本文所用，术语“基本上垂直”是指角度在约45度至约135度的范围内，例如约85度至约95度、约80度至约100度、约75度至约105度、约70度至约110度、约65度至约115度、约60度至约120度。
88.再次参考图10，在一些实施例中，多个第一电压供应线vdd1中的相应一个通过延伸穿过第一平坦化层pln1的通孔连接到多个第二电压供应线vdd2中的相应一个。可选地，阵列基板还包括位于第一平坦化层pln1和层间电介质层ild之间的钝化层pvx，并且多个第一电压供应线vdd1中的相应一个通过延伸穿过第一平坦化层pln1以及钝化层pvx的通孔连接到多个第二电压供应线vdd2中的相应一个。
89.本公开的发明人发现，具有双层电压供应线布置可以有效地降低由与相邻子像素相关联的数据电压信号引起的信号干扰。特别地，双层电压供应线设置在两个相邻的数据线之间(例如，在相应第二数据线dl_oe和相应第三数据线dl_ee之间)。本公开的发明人发现，出乎意料且令人惊讶地，双层电压供应线布置可以有效地防止相邻列的子像素之间的干扰。本公开的阵列基板可以有效地降低具有该阵列基板的显示面板中沿着列方向的线缺陷。
90.在一些实施例中，第一信号线层还包括多个栅线连接线。在一些实施例中，多个栅线连接线包括多个第一栅线连接线、多个第二栅线连接线、多个第三栅线连接线和多个第四栅线连接线。参照图2、图3a、图3b、图7和图11至图14，相应第一栅线连接线gcl_oo延伸到相应第一子像素sp1中，电连接相应第一栅线gl_oo和相应第一子像素栅线sgl_oo；相应第二栅线连接线gcl_oe延伸到相应第二子像素sp2中，电连接相应第二栅线gl_oe和相应第二子像素栅线sgl_oe；相应第三栅线连接线gcl_ee延伸到相应第三子像素sp3中，电连接相应第三栅线gl_ee和相应第三子像素栅线sgl_ee；且相应第四栅线连接线gcl_eo延伸到相应第四子像素sp4中，电连接相应第四栅线gl_eo与相应第四子像素栅线sgl_eo。
91.参照图7、图11至图14，在一些实施例中，相应第一子像素栅线sgl_oo、相应第二子
像素栅线sgl_oe、相应第三子像素栅线sgl_ee和相应第四子像素栅线sgl_eo在第一栅极绝缘层gi1与第二栅极绝缘层gi2之间。可选地，相应第一栅线gl_oo、相应第二栅线gl_oe、相应第三栅线gl_ee和相应第四栅线gl_eo位于第二栅极绝缘层gi2的远离相应第一子像素栅线sgl_oo、相应第二子像素栅线sgl_oe、相应第三子像素栅线sgl_ee和相应第四子像素栅线sgl_eo的一侧。可选地，相应第一栅线连接线gcl_oo、相应第二栅线连接线gcl_oe、相应第三栅线连接线gcl_ee和相应第四栅线连接线gcl_eo位于层间电介质层ild的远离相应第一栅线gl_oo、相应第二栅线gl_oe、相应第三栅线gl_ee和相应第四栅线gl_eo的一侧。
92.在一些实施例中，参考图2、图3a、图3b和图7，在一些实施例中，第一信号线层还包括第一连接线cl1。参照图2、图3a、图3b、图7以及图9，在一些实施例中，第一连接线cl1通过第二电容器电极ce2中的孔电连接至第一电容器电极ce1，且电连接至半导体材料层sml，该半导体材料层sml包括多个像素驱动电路中的相应像素驱动电路的一部分。可选地，除了孔区域h外，第二电容器电极ce2在基底基板上的正投影完全覆盖第一电容器电极ce1在基底基板上的正投影并留有余量，在该孔区域h中不包括第二电容器电极ce2的一部分。可选地，第一电容器电极ce1在第一栅极绝缘层gi1和第二栅极绝缘层gi2之间；第二电容器电极ce2在第二栅极绝缘层gi2和层间电介质层ild之间；并且第一连接线cl1位于层间电介质层ild的远离第二电容器电极ce2的一侧。参照图9，在一些实施例中，阵列基板还包括第一通孔v1，其位于孔区域h中，并延伸穿过层间电介质层ild和第二栅极绝缘层gi2；以及第二通孔v2，其延伸穿过层间电介质层ild、第二栅极绝缘层gi2和第一栅极绝缘层gi1。可选地，第一连接线cl1通过第一通孔v1连接至第一电容器电极ce1；第一连接线cl1通过第二通孔v2连接到半导体材料层sml。
93.参考图2和图4，在一些实施例中，第三晶体管t3的源极s3、第三晶体管t3的有源层act3、第三晶体管t3的漏极d3、第一晶体管t1的源极s1、第一晶体管t1的有源层act1、第一晶体管t1的漏极d1是在多个子像素中的相应一个中的整体结构的部分。参照图9与图4，在一些实施例中，第一连接线cl1通过第二通孔v2连接至第三晶体管t2的源极s2和第一晶体管t1的漏极d1。
94.如在此所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的部件，该半导体材料层的至少一部分在基底基板上的正投影与栅极在基底基板上的正投影重叠。如这里所使用的，源极指的是晶体管的连接到有源层的一侧的部件，漏极指的是晶体管的连接到有源层的另一侧的部件。在双栅极型晶体管(例如，第三晶体管t3)的情况下，有源层是指晶体管的包括半导体材料层的第一部分、半导体材料层的第二部分、和在第一部分与第二部分之间的第三部分的部件，半导体材料层的第一部分在基底基板上的正投影与第一栅极在基底基板上的正投影重叠，半导体材料层的第二部分在基底基板上的正投影与第二栅极在基底基板上的正投影重叠。在双栅极型晶体管的情况下，源极是指晶体管的连接到第一部分的远离第三部分的一侧的部件，且漏极是指晶体管的连接到第二部分的远离第三部分的一侧的部件。
95.在一些实施例中，参考图2、图3a、图3b和图7，第一信号线层还包括第二连接线cl2。参照图10，第二连接线cl2电连接第一防干扰块ipb1和半导体材料层sml。可选地，第一连接线cl1和第二连接线cl2在同一层中。可选地，第一防干扰块ipb1通过延伸穿过第一平坦化层pln1的第三通孔v3电连接至第二连接线cl2。可选地，第二连接线cl2通过延伸穿过
层间电介质层ild、第二栅极绝缘层gi2和第一栅极绝缘层gi1的第四通孔v4电连接至半导体材料层sml。
96.参照图2和图4，在一些实施例中，第五晶体管t5的源极s5、第五晶体管t5的有源层act5、第五晶体管t5的漏极d5、第六晶体管t6的源极s6、第六晶体管t6的有源层act6、第六晶体管t6的漏极d6是在多个子像素中的相应一个中的整体结构的部分。参照图9和图4，第二连接线cl2通过第四通孔v4电连接至第五晶体管t5的漏极d5与第六晶体管t6的漏极d6。
97.在一些实施例中，参照图2、图3a、图3b和图7，第一信号线层还包括第三连接线cl3。参考图9，在一些实施例中，第三连接线cl3将重置信号线(例如，第二重置信号线vint2)电连接到半导体材料层sml。可选地，第三连接线cl3通过延伸穿过层间电介质层ild、第二栅极绝缘层gi2和第一栅极绝缘层gi1的第五通孔v5电连接至半导体材料层sml。参照图2、图4和图9，第三连接线电连接至第六晶体管t6的源极s6。
98.在一些实施例中，参照图2、图3a、图3b和图7，第一信号线层还包括多个中继电极。在一些实施例中，多个中继电极包括多个第一中继电极、多个第二中继电极、多个第三中继电极和多个第四中继电极。可选地，各个第一中继电极re_oo在各个第一子像素sp1中；各个第二中继电极re_oe在各个第二子像素sp2中；各个第三中继电极re_ee在各个第三子像素sp3中；并且各个第四中继电极re_eo在各个第四子像素sp4中。可选地，第一平坦化层pln1在多个数据线(例如，相应第一数据线dl_oo、相应第二数据线dl_oe、相应第三数据线dl_ee和相应第四数据线dl_eo)与相应第一中继电极re_oo、相应第二中继电极re_oe、相应第三中继电极re_ee和相应第四中继电极re_eo之间。
99.在一些实施例中，各个第一中继电极re_oo、各个第二中继电极re_oe、各个第三中继电极re_ee和各个第四中继电极re_eo分别通过分别延伸穿过第一平坦化层pln1的通孔连接到相应第一数据线延伸突出部del_oo、相应第二数据线延伸突出部del_oe、相应第三数据线延伸突出部del_ee和相应第四数据线延伸突出部del_eo。图9和图10示出了相应第一中继电极re_oo和相应第一数据线延伸突出部del_oo之间的连接。图15是示出了根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。图16是沿图15中的g-g'线的截面图。图17是沿图15中的h-h'线的截面图。图18是沿图15中的i-i'线的截面图。图16示出了在相应第一中继电极re_oe和相应第一数据线延伸突出部del_oe之间的连接。图17示出了在相应第一中继电极re_ee和相应第一数据线延伸突出部del_ee之间的连接。图18示出了在相应第一中继电极re_eo和相应第一数据线延伸突出部del_eo之间的连接。
100.参考图7、图8、图10和图16至图18，在一些实施例中，相应第一中继电极re_oo将相应第一数据线延伸突出部del_oo电连接到半导体材料层sml；所述相应第二中继电极re_oe将所述相应第二数据线延伸突出部del_oe电连接至所述半导体材料层；相应第三中继电极re_ee将相应第三数据线延伸突出部del_ee电连接到半导体材料层；以及相应第四中继电极re_eo将相应第四数据线延伸突出部del_eo电连接至半导体材料层。可选地，层间电介质层ild、第二栅极绝缘层gi2和第一栅极绝缘层gi1位于半导体材料层sml和相应第一中继电极re_oo、相应第二中继电极re_oe、相应第三中继电极re_ee、相应第四中继电极re_eo之间。可选地，各个第一中继电极re_oo、各个第二中继电极re_oe、各个第三中继电极re_ee和各个第四中继电极re_eo分别通过延伸穿过层间电介质层ild、第二栅极绝缘层gi2和第一栅极绝缘层gi1的通孔分别连接至分别位于第一像素驱动电路、第二像素驱动电路、第三像
素驱动电路和第四像素驱动电路中的第二晶体管的源极。
101.参考图10以及图16至图18，在一些实施例中，多个第二电压供应线vdd2中的相应一个通过延伸穿过层间电介质层ild的第六通孔v6电连接到第二防干扰块ipb2。可选地，多个第二电压供应线vdd2中的相应一个通过延伸穿过层间电介质层ild的第七通孔v7电连接至第二电容器电极ce2。
102.各种适当的导电材料和各种适当的制造方法可以用于制造第一信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(pecvd)工艺沉积在基板上并被图案化。用于制造第一信号线层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个第二电压供应线vdd2、第一连接线cl1、第二连接线cl2、第三连接线cl3、多个栅线连接线(例如，各个第一栅线连接线gcl_oo、各个第二栅线连接线gcl_oe、各个第三栅线连接线gcl_ee和各个第四栅线连接线gcl_eo)以及多个中继电极(例如，各个第一中继电极re_oo、各个第二中继电极re_oe、各个第三中继电极re_ee和各个第四中继电极re_eo)在同一层中。
103.在另一方面，本公开提供了一种显示面板，该显示面板包括本文所述的或通过本文所述的方法制造的阵列基板以及面向阵列基板的对置基板。可选地，所述显示面板为有机发光二极管显示面板。可选地，所述显示面板为微发光二极管显示面板。
104.在另一方面，本发明提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。
105.在另一方面，本发明提供了一种制造阵列基板的方法。在一些实施例中，该方法包括形成以包括m行和n列的阵列布置的多个子像素。在一些实施例中，该方法包括形成多个第一栅线；形成多个第二栅线；形成多个第三栅线；形成多个第四栅线；形成多个第一数据线；形成多个第二数据线；形成多个第三数据线；以及形成多个第四数据线。可选地，所述多个第一栅线中的相应第一栅线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供栅极驱动信号，其中，1≤n≤n/2，1≤m≤m/2。可选地，所述多个第二栅线中的相应第二栅线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供栅极驱动信号。可选地，所述多个第三栅线中的相应第三栅线被配置为向在第(2n)列中且在第(2m)行中的子像素提供栅极驱动信号。可选地，所述多个第四栅线中的相应第四栅线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供栅极驱动信号。可选地，所述多个第一数据线中的相应第一数据线被配置为向在第(2n-1)列中且在第(2m-1)行中的子像素提供数据电压信号。可选地，所述多个第二数据线中的相应第二数据线被配置为向在第(2n-1)列中且在第(2m)行中的子像素提供数据电压信号。可选地，所述多个第三数据线中的相应第三数据线被配置为向在第(2n)列中且在第(2m)行中的子像素提供数据电压信号。可选地，所述多个第四数据线中的相应第四数据线被配置为向在第(2n)列中且在第(2m-1)行中的子像素提供数据电压信号。可选地，形成所述多个子像素包括：形成在第(2n-1)列中且在第(2m-1)行中的相应第一子像素；形成在第(2n-1)列中且在第(2m)行中的相应第二子像素；形成在第(2n)列中且在第(2m)行中的相应第三子像素；以及形成在第(2n)列中且在第(2m-1)行中的相应第四子像素。m和n是大于2的偶数，例如大于50、大于100、大于200或大于500。
106.在一些实施例中，所述相应第二栅线和所述相应第三栅线被形成为位于相应第一子像素和相应第二子像素之间，并且位于相应第三子像素和相应第四子像素之间。可选地，
所述相应第一栅线和所述相应第四栅线被形成为通过相应第一子像素并且通过相应第四子像素与所述相应第二栅线和所述相应第三栅线间隔开。可选地，所述相应第二数据线和所述相应第三数据线被形成为在相应第一子像素和相应第四子像素之间，并且在相应第二子像素和相应第三子像素之间。可选地，所述相应第一数据线被形成为通过相应第一子像素并且通过相应第二子像素与所述相应第二数据线和所述相应第三数据线间隔开。可选地，所述相应第四数据线被形成为通过相应第三子像素并且通过相应第四子像素与所述相应第二数据线和所述相应第三数据线间隔开。
107.在一些实施例中，该方法包括形成多个子像素栅线。可选地，形成多个子像素栅线包括形成在相应第一子像素中并且电连接到所述相应第一栅线的相应第一子像素栅线；形成在相应第二子像素中并且电连接到所述相应第二栅线的相应第二子像素栅线；形成在相应第三子像素中并且电连接到所述相应第三栅线的相应第三子像素栅线；以及形成在相应第四子像素中并且电连接到所述相应第四栅线的相应第四子像素栅线。
108.在一些实施例中，该方法还包括形成第一栅极绝缘层和形成第二栅极绝缘层。可选地，所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线被形成为位于所述第一栅极绝缘层和所述第二栅极绝缘层之间。可选地，所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线被形成为位于所述第二栅极绝缘层的远离所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线的一侧。
109.在一些实施例中，形成所述阵列基板的多个像素驱动电路中的各个像素驱动电路包括形成存储电容器。可选地，形成所述存储电容器包括：形成第一电容器电极，其与所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线位于同一层中；以及形成第二电容器电极，其与所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线位于同一层中。
110.在一些实施例中，该方法还包括形成多个栅线连接线。可选地，形成多个栅线连接线包括形成延伸到各个第一子像素中的相应第一栅线连接线；形成延伸到各个第二子像素中的相应第二栅线连接线；形成延伸到各个第三子像素中的相应第三栅线连接线；以及形成延伸到各个第四子像素中的相应第四栅线连接线。可选地，所述相应第一栅线连接线被形成为电连接所述相应第一栅线和所述相应第一子像素栅线；所述相应第二栅线连接线被形成为电连接所述相应第二栅线和所述相应第二子像素栅线；所述相应第三栅线连接线被形成为电连接所述相应第三栅线和所述相应第三子像素栅线；并且相应第四栅线连接线被形成为电连接相应第四栅线和相应第四子像素栅线。
111.在一些实施例中，该方法还包括形成第一栅极绝缘层、形成第二栅极绝缘层和形成层间电介质层。可选地，所述各个第一子像素栅线、所述各个第二子像素栅线、所述各个第三子像素栅线和所述各个第四子像素栅线被形成为位于所述第一栅极绝缘层和所述第二栅极绝缘层之间。可选地，所述相应第一栅线、所述相应第二栅线、所述相应第三栅线和所述相应第四栅线被形成为位于所述第二栅极绝缘层的远离所述相应第一子像素栅线、所述相应第二子像素栅线、所述相应第三子像素栅线和所述相应第四子像素栅线的一侧。可选地，所述相应第一栅线连接线、所述相应第二栅线连接线、所述相应第三栅线连接线和所述相应第四栅线连接线被形成为位于所述层间电介质层的远离所述相应第一栅线、所述相
应第二栅线、所述相应第三栅线和所述相应第四栅线的一侧。
112.在一些实施例中，形成所述多个子像素中的相应一个还包括形成第一连接线，所述第一连接线通过所述第二电容器电极中的孔电连接至所述第一电容器电极，并且电连接至包括多个像素驱动电路中的相应像素驱动电路的一部分的半导体材料层。
113.在一些实施例中，形成所述阵列基板的多个像素驱动电路中的相应像素驱动电路包括形成存储电容器，所述存储电容器包括第一电容器电极和第二电容器电极。除了其中不包括所述第二电容器电极的一部分的孔区域外，所述第二电容器电极在基底基板上的正投影完全覆盖所述第一电容器电极在所述基底基板上的正投影并留有余量。可选地，所述方法还包括形成第一栅极绝缘层、形成第二栅极绝缘层和形成层间电介质层。可选地，所述第一电容器电极被形成为位于所述第一栅极绝缘层和所述第二栅极绝缘层之间。可选地，所述第二电容器电极被形成为位于所述第二栅极绝缘层和所述层间电介质层之间。可选地，所述第一连接线被形成为位于所述层间电介质层的远离所述第二电容器电极的一侧。可选地，所述方法还包括：形成第一通孔，其位于所述孔区域中并延伸穿过所述层间电介质层和所述第二栅极绝缘层；以及形成第二通孔，其延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层。可选地，所述第一连接线被形成为通过所述第一通孔连接到所述第一电容器电极；以及所述第一连接线被形成为通过所述第二通孔连接到半导体材料层。
114.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述第三晶体管的源极、所述第三晶体管的有源层、所述第三晶体管的漏极、所述第一晶体管的源极、所述第一晶体管的有源层、所述第一晶体管的漏极被形成为所述多个子像素中的相应一个中的整体结构的部分。可选地，所述第一连接线被形成为通过所述第二通孔连接到所述第三晶体管的源极和所述第一晶体管的漏极。
115.在一些实施例中，形成所述多个子像素中的相应一个还包括形成在所述第一连接线上的第一平坦化层，以及形成位于所述第一平坦化层的远离所述第一连接线的一侧的第一防干扰块。所述第一防干扰块在基底基板上的正投影与所述第一连接线在所述基底基板上的正投影至少部分重叠。可选地，所述第一防干扰块被形成为电连接到所述多个子像素中的相应一个中的相应发光元件的阳极，并且电连接到所述半导体材料层。
116.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述第三晶体管的源极被形成为通过第一连接线电连接到所述第二电容器电极，并且电连接到所述第一晶体管的漏极。可选地，所述第一防干扰块在所述基底基板上的正投影与所述第三晶体管的源极在所述基底基板上的正投影至少部分重叠。
117.在一些实施例中，形成所述多个子像素中的相应一个还包括形成电连接所述第一防干扰块和所述半导体材料层的第二连接线。可选地，所述第一连接线和所述第二连接线被形成为在同一层中。可选地，所述第一防干扰块被形成为通过延伸穿过所述第一平坦化层的第三通孔电连接到所述第二连接线。可选地，所述第二连接线被形成为通过延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的第四通孔电连接到所述
半导体材料层。
118.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述第五晶体管的源极、所述第五晶体管的有源层、所述第五晶体管的漏极、所述第六晶体管的源极、所述第六晶体管的有源层、所述第六晶体管的漏极被形成为所述多个子像素中的相应一个中的整体结构的部分。可选地，所述第二连接线被形成为通过所述第四通孔电连接到所述第五晶体管的漏极和所述第六晶体管的漏极。
119.在一些实施例中，形成所述多个子像素中的相应一个还包括形成将重置信号线电连接到所述半导体材料层的第三连接线。可选地，所述方法还包括：形成在所述半导体材料层上的第一栅极绝缘层；形成在所述第一栅极绝缘层上的第二栅极绝缘层；以及形成层间电介质层，其位于所述第二栅极绝缘层的远离所述第一栅极绝缘层的一侧。可选地，所述第三连接线被形成为位于所述层间电介质层的远离所述第二栅极绝缘层的一侧。可选地，所述第三连接线被形成为通过延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的第五通孔电连接到所述半导体材料层。
120.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述第三连接线被形成为电连接到所述第六晶体管的源极。可选地，所述第六晶体管的栅极被形成为连接到重置控制信号线。可选地，所述第六晶体管的漏极被形成为连接到多个子像素中的相应一个中的相应发光元件的阳极。
121.在一些实施例中，所述方法还包括形成多个第一电压供应线和形成多个第二电压供应线，其被配置为向所述多个子像素提供电源电压信号。可选地，所述多个第一电压供应线与所述多个第一数据线、所述多个第二数据线、所述多个第三数据线和所述多个第四数据线被形成在同一层中。可选地，所述多个第一电压供应线和多第二电压供应线被形成为基本上彼此平行。所述多个第一电压供应线中的相应一个在基底基板上的正投影与所述多个第二电压供应线中的相应一个在所述基底基板上的正投影至少部分地重叠。可选地，所述方法还包括形成在所述基底基板上的在所述多个第一电压供应线中的相应一个与所述多个第二电压供应线中的相应一个之间的第一平坦化层。可选地，所述多个第一电压供应线中的相应一个被形成为通过延伸穿过所述第一平坦化层的通孔连接到所述多个第二电压供应线中的相应一个。
122.在一些实施例中，形成所述多个子像素中的相应一个还包括形成被配置为被提供有电源电压信号的第二防干扰块。可选地，形成所述阵列基板的多个像素驱动电路中的各个像素驱动电路包括：形成存储电容器，其包括第一电容器电极和第二电容器电极。可选地，所述第二防干扰块与第二电容器电极被形成在同一层中。所述第二防干扰块在基底基板上的正投影与半导体材料层在所述基底基板上的正投影至少部分地重叠，该半导体材料层包括多个像素驱动电路中的相应像素驱动电路的一部分。
123.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述第三晶体管的源极被形成为通过第一连接线电连
接到所述第二电容器电极，并且电连接到所述第一晶体管的漏极。可选地，所述第二防干扰块在所述基底基板上的正投影与所述第三晶体管的源极在所述基底基板上的正投影至少部分重叠。
124.在一些实施例中，该方法还包括形成多个第一电压供应线和形成多个第二电压供应线，其被配置为向所述多个子像素提供所述电源电压信号；形成层间电介质层，其在所述多个第二电压供应线与所述第二防干扰块之间，并且在所述多个第二电压供应线与所述第二电容器电极之间；以及形成第一平坦化层，其在所述多个第二电压供应线和所述多个第一电压供应线之间。可选地，所述多个第二电压供应线中的相应一个被形成为通过延伸穿过所述层间电介质层的第六通孔电连接至所述第二防干扰块。
125.在一些实施例中，所述多个第二电压供应线中的相应一个被形成为通过延伸穿过层间电介质层的第七通孔电连接到第二电容器电极。
126.在一些实施例中，该方法还包括形成多个数据线延伸突出部。可选地，形成多个数据线延伸突出部包括形成相应第一数据线延伸突出部，其从所述相应第一数据线突出到相应第一子像素中，并电连接所述相应第一数据线和相应第一子像素中的第一像素驱动电路；形成相应第二数据线延伸突出部，其从所述相应第二数据线突出到相应第二子像素中，并电连接所述相应第二数据线和相应第二子像素中的第二像素驱动电路；形成相应第三数据线延伸突出部，其从所述相应第三数据线突出到相应第三子像素中，并电连接所述相应第三数据线和相应第三子像素中的第三像素驱动电路；以及形成相应第四数据线延伸突出部，其从所述相应第四数据线突出到相应第四子像素中，并电连接所述相应第四数据线和相应第四子像素中的第四像素驱动电路。
127.在一些实施例中，所述相应第一数据线延伸突出部、所述相应第二数据线延伸突出部、所述相应第三数据线延伸突出部和所述相应第四数据线延伸突出部与所述多个数据线在同一层中。可选地，所述方法还包括：形成在相应第一子像素中的相应第一中继电极；形成在相应第二子像素中的相应第二中继电极；形成在相应第三子像素中的相应第三中继电极；形成在相应第四子像素中的相应第四中继电极；以及形成第一平坦化层，其在所述多个数据线与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极之间。可选地，所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极被形成为分别通过分别延伸穿过所述第一平坦化层的通孔连接到所述相应第一数据线延伸突出部、所述相应第二数据线延伸突出部、所述相应第三数据线延伸突出部和所述相应第四数据线延伸突出部。可选地，所述相应第一中继电极被形成为将所述相应第一数据线延伸突出部电连接到包括所述第一像素驱动电路的一部分的半导体材料层。可选地，所述相应第二中继电极被形成为将所述相应第二数据线延伸突出部电连接到所述半导体材料层。可选地，所述相应第三中继电极被形成为将所述相应第三数据线延伸突出部电连接到所述半导体材料层。可选地，所述相应第四中继电极被形成为将所述相应第四数据线延伸突出部电连接到所述半导体材料层。
128.在一些实施例中，形成多个像素驱动电路中的相应像素驱动电路包括：形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管；以及形成第六晶体管。可选地，所述方法还包括形成在所述半导体材料层与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极、所述相应第四中继电极之
间的层间电介质层、第二栅极绝缘层和第一栅极绝缘层。可选地，所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极被形成为分别通过分别延伸穿过所述层间电介质层、所述第二栅极绝缘层和所述第一栅极绝缘层的通孔分别连接到分别在所述第一像素驱动电路、所述第二像素驱动电路、所述第三像素驱动电路和所述第四像素驱动电路中的第二晶体管的源极。
129.在一些实施例中，该方法还包括形成被配置为向所述多个子像素提供电源电压信号的多个第一电压供应线和多个第二电压供应线。可选地，所述第一平坦化层被形成为在所述多个第二电压供应线和所述多个第一电压供应线之间。可选地，所述多个第一电压供应线与所述多个数据线被形成在同一层中。可选地，所述多个第二电压供应线与所述相应第一中继电极、所述相应第二中继电极、所述相应第三中继电极和所述相应第四中继电极被形成在同一层中。
130.在一些实施例中，该方法还包括形成与所述多个栅线位于同一层中的多个重置信号线。可选地，所述相应第二栅线和所述相应第三栅线被形成在所述多个重置信号线中的相应一个与相应第一子像素或相应第四子像素之间。
131.为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the present invention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。