存储器元件及其制造方法与流程

1.本发明属于集成电路和存储技术领域，涉及一种存储器元件及其制造方法。


背景技术：

2.非易失性存储器元件(如，闪存存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器元件。
3.目前业界较常使用的闪存存储器阵列包括或非门(nor)闪存存储器与与非门(nand)闪存存储器。由于nand闪存存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较nor闪存存储器更好，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维nand闪存存储器。然而，仍存在许多与三维nand闪存存储器相关的挑战。


技术实现要素：

4.本发明提供一种存储器元件，可将相邻两区块(block)的多个字线彼此分离。
5.本发明的一实施例中，一种存储器元件，包括：基底，包括多个区块，每一区块包括阶梯区、存储阵列区与字线切割区，其中所述存储阵列区位于所述阶梯区与所述字线切割区之间；叠层结构，位于所述存储阵列区中的所述基底上，其中所述叠层结构包括彼此交互堆叠的多个第一绝缘层与多个导体层；第一阶梯结构，位于所述阶梯区中的所述基底上，其中所述第一阶梯结构包括彼此交互堆叠的多个第一绝缘层与多个导体层；以及第二阶梯结构的第一部分，位于所述字线切割区中的所述基底上，其中所述第二阶梯结构的所述第一部分包括彼此交互堆叠的多个第一绝缘层与多个导体层，且相邻的两个所述区块的两个第二阶梯结构彼此分隔。
6.本发明的一实施例中，一种存储器元件的制造方法，包括：提供基底，包括多个区块，每一区块包括阶梯区、存储阵列区与字线切割区，其中所述存储阵列区位于所述阶梯区与所述字线切割区之间；在所述阶梯区、所述存储阵列区与所述字线切割区中的所述基底上形成叠层结构，其中所述叠层结构包括彼此交互堆叠的多个第一绝缘层与多个第二绝缘层；图案化所述阶梯区中的所述叠层结构，以形成第一阶梯结构；图案化所述字线切割区中所述叠层结构，以形成第二阶梯结构的第一部分，以使相邻的两个所述区块的两个第二阶梯结构彼此分隔；以及进行取代工艺，将所述存储阵列区的所述叠层结构、所述阶梯区中的所述第一阶梯结构以及所述字线切割区中的所述第二阶梯结构的所述第一部分取代为多个导体层。
7.基于上述，本发明实施例将相邻两区块(block)之间的叠层结构图案化成阶梯结构并设置具有反阶梯结构的介电层，可使不同区块的多个字线彼此分离。
附图说明
8.图1是依照本发明一实施例所绘示的一种三维存储器元件的上视图。
9.图2a至图2p是依照本发明一实施例所绘示的一种三维存储器元件制造方法的剖面示意图。
10.图3是绘示图1切线a-a、b-b、c-c的剖面示意图。
11.图4a、5a、6a、7a分别是依照本发明实施例所绘示的一种三维存储器元件的上视图。
12.图4b、5b、6b、7b分别是图4a、5a、6a、7a的切线i-i的剖面图。
13.【符号说明】
14.10：基底
15.20：元件层
16.30、40：金属内连线结构
17.32、42：介电层
18.34、44：插塞
19.33：金属内连线
20.36、46：导线
21.90、101：叠层结构
22.92、102、102
14
、102
13
、102
12
、102
11
、102
10
、1029、1028、1027、1026、1025、1024、1023、1022、1021：绝缘层
23.94：导体层
24.106、op1、op2、op3、op4、op11、op12、op13、op14、op21、op22、op23、op24、op31、op32、op33、op34、op41、op42、op43、op44：开口
25.102t：顶绝缘层
26.103：介电层
27.1031、1032、1033：岛状介电层
28.104、104
14
、104
13
、104
12
、104
11
、104
10
、1049、1048、1047、1046、1045、1044、1043、1042、1041：牺牲层
29.105：停止层
30.107：选择源极线切割墙
31.108：电荷储存结构
32.110：通道层
33.111：凹槽
34.112：绝缘柱
35.113：绝缘墙
36.114：导体插塞
37.115：绝缘顶盖层
38.116、119：沟道
39.117：间隙壁
40.118、1181、1182、1183：源极线导体墙
41.121：水平开口
42.120：源极线
slit)118以及选择源极线切割墙(selective source line cut slit)107。有一些源极线导体墙(source line slit)118在相邻的两区块b的第四区a4与第一区a1之间，从阶梯区r2延伸至字线切割区r4。有另一些源极线导体墙118在每一区块b的第二区a2与第三区a3之间，从存储阵列区r3延伸至字线切割区r4。选择源极线切割墙107，位于每一区块b的第一区a1与第二区a2之间以及第三区a3与第二区a4之间。
74.在本公开的实施例中，三维存储器元件100的字线切割区r4与周边区r5具有阶梯结构sc4。阶梯结构sc4包括部分p3与部分p3。部分p3与部分p3分别位于字线切割区r4与周边区r5，且彼此以介电层103分离。藉此，可使得相邻两区块b之间的多个字线彼此分离。
75.三维存储器元件100可以参照图2a至2p的制造方法来形成，但本发明并不限于此。
76.请参照图2a，在基底10上依序形成元件层20以及金属内连线结构30。基底10可为半导体基底，例如含硅基底。元件层20可以包括有源元件或是无源元件。有源元件例如是晶体管、二极管等。无源元件例如是电容器、电感等。晶体管可以是n型金属氧化物半导体(nmos)晶体管、p型金属氧化物半导体(pmos)晶体管或是互补式金属氧化物半导体元件(cmos)。
77.金属内连线结构30可以包括多层介电层32以及形成在多层介电层32中的金属内连线33。金属内连线33包括多个插塞34与多个导线36等。介电层32分隔相邻的导线36。导线36之间可通过插塞34连接，且导线36可通过插塞34连接到元件层20。
78.请参照图2a，在金属内连线结构30上形成叠层结构90。叠层结构90包括交替堆叠的多个绝缘层92与多个导体层94。在一实施例中，绝缘层92的材料包括氧化硅，而导体层94的材料包括掺杂多晶硅。
79.请参照图1与图2a，图案化叠层结构90，以形成凹槽111，并在凹槽111中填入介电层95(例如是氧化硅)。在叠层结构90上形成叠层结构101。叠层结构101包括交替堆叠的多个绝缘层102与多个牺牲层104。绝缘层102包括顶绝缘层102t、102
14
、102
13
、102
12
、102
11
、102
10
、1029、1028、1027、1026、1025、1024、1023、1022、1021。牺牲层104包括104
14
、104
13
、104
12
、104
11
、104
10
、1049、1048、1047、1046、1045、1044、1043、1042、1041。绝缘层102与牺牲层104又可分别称为第一绝缘层102与第二绝缘层104。在一实施例中，绝缘层102的材料包括氧化硅，而牺牲层104的材料包括氮化硅。之后，在叠层结构101上形成停止层105。停止层105的材料与绝缘层102以及牺牲层104不同，例如是多晶硅。在一实施例中，叠层结构101与停止层105位于每一区块b的周边区r1、阶梯区r2、存储阵列区r3、字线切割区r4以及周边区r5上。
80.请参照图2b至2k，将周边区r1、阶梯区r2、字线切割区r4以及周边区r5的叠层结构101的牺牲层104与绝缘层102图案化，以分别形成阶梯结构sc1、sc2、sc3与sc4，如图2b至2k所示。在一些实施例中，阶梯结构sc1、sc2、sc3与sc4经由四阶段的图案化工艺来形成，但本发明不以此为限。在图2b至2d说明第一阶段t1的图案化工艺。在图2e至2i说明第二阶段t2的图案化工艺。在图2j说明第三阶段t3的图案化工艺。在图2k说明第四阶段t4的图案化工艺。
81.请参照图2b，将停止层105图案化，以形成开口op1、op2、op3与op4。开口op1裸露出周边区r1与阶梯区r2的叠层结构101的顶绝缘层102t，开口op2裸露出阶梯区r2的叠层结构101的顶绝缘层102t，开口op3裸露出阶梯区r2的叠层结构101的顶绝缘层102t，开口op4裸露出字线切割区r4以及周边区r5的叠层结构101的顶绝缘层102t。
82.请参照图2b，进行第一阶段t1的图案化工艺。在停止层105与的顶绝缘层102t上形成掩膜层pr1。掩膜层pr1例如是图案化的光刻胶层。掩膜层pr1具有开口op11、op12、op13、op14，其分别小于开口op1、op2、op3与op4。接着，以掩膜层pr1为掩膜，进行刻蚀工艺，以将叠层结构101进行图案化，从而将开口op11、op12、op13、op14的图案转移至顶绝缘层102t以及牺牲层104
14
。
83.请参照图2c，对掩膜层pr1进行修整(trim)，以形成掩膜层pr1’。掩膜层pr1’具有开口op21、op22、op23与op24，其分别大于开口op11、op12、op13、op14，且小于分别小于开口op1、op2、op3、op4，裸露出顶绝缘层102t以及顶绝缘层102
14
的顶面以及顶绝缘层102t以及牺牲层104
14
的侧壁。
84.请参照图2d，以掩膜层pr1’以及具有开口op11、op12、op13、op14的顶绝缘层102t以及牺牲层104
14
为掩膜，进行刻蚀工艺，以将叠层结构101图案化，从而将开口op21、op22、op23与op24的图案转移至顶绝缘层102t以及牺牲层104
14
，并将开口op11、op12、op13、op14的图案转移到绝缘层102
14
以及牺牲层104
13
。
85.请参照图2e，移除掩膜层pr1’，之后，进行第二阶段t2的图案化工艺。在停止层105与叠层结构101上形成掩膜层pr2。掩膜层pr2例如是图案化的光刻胶层。掩膜层pr2具有开口op31、op32、op33与op34。开口op31、op32、op33分别小于开口op11、op12、op13，而开口op34的大小与开口op14相等，且与开口op14对齐。
86.请参照图2f，以掩膜层pr2为掩膜，进行刻蚀工艺，以将叠层结构101的图案化，从而将开口op31、op32、op33与op34的图案转移至绝缘层102
13
以及牺牲层104
12
。
87.请参照图2g，对掩膜层pr2进行修整(trim)，以形成掩膜层pr2’。掩膜层pr2’具有开口op41、op42与op43，其分别大于开口op31、op32与op33，且分别小于开口op11、op12、op13。开口op41大于开口op14与op34，且等于开口op24。开口op41、op42与op43分别裸露出绝缘层102
13
、102
12
的顶面以及绝缘层102
13
与牺牲层104
12
的侧壁。开口op44裸露出绝缘层102
14
、102
12
的顶面以及顶绝缘层102t、绝缘层102
14
、102
13
以及牺牲层104
14
、104
13
、104
12
的侧壁。
88.请参照图2h，以掩膜层pr2’、具有开口op31、op32、op33的绝缘层102
13
以及牺牲层104
12
以及具有开口op14的绝缘层102
14
以及牺牲层104
13
为掩膜，将叠层结构101图案化。开口op41、op42与op43的图案被转移至绝缘层102
13
与牺牲层104
12
。开口op44的图案被转移至绝缘层102
14
与牺牲层104
13
。开口op31、op32、op33与开口op14的图案被转移至绝缘层102
12
与牺牲层104
11
。
89.请参照图2i，移除掩膜层pr2’。至此，形成了过渡阶梯结构tsc1、tsc2、阶梯结构sc3以及过渡阶梯结构tsc4。
90.请参照图1与2j，进行第三阶段t3的图案化工艺。形成掩膜层(未示出)，对过渡阶梯结构tsc1、tsc2、tsc4进行选择性刻蚀工艺，以形成过渡阶梯结构tsc1’、阶梯结构sc2以及过渡阶梯结构tsc4’。之后将掩膜层移除。
91.请参照图1与2k，进行第四阶段t4的图案化工艺。形成掩膜层(未示出)，对过渡阶梯结构tsc1’以及tsc4’进行选择性刻蚀工艺，以形成阶梯结构sc1以及sc4。阶梯结构sc1位于周边区r1与阶梯区r2之中。阶梯结构sc2、sc3位于阶梯区r2中。阶梯结构sc4位于字线切割区r4以及周边区r5之中。之后将掩膜层移除。
92.阶梯结构sc1、sc2、sc3、sc4的侧面轮廓分别大致呈对称结构。阶梯结构sc1与sc4向基底10的方向延伸，至裸露出绝缘层1021。因此，阶梯结构sc1的深度h1大于阶梯结构sc2的深度h2。阶梯结构sc2的深度h2大于阶梯结构sc3的深度h3。阶梯结构sc4的深度h4与阶梯结构sc1的深度h1相等。但阶梯结构sc4的阶梯数小于阶梯结构sc1的阶梯数。举例来说，在图2k中，阶梯结构sc4的阶梯数为4，阶梯结构sc1的阶梯数为6。阶梯结构sc4的第一阶的高度是阶梯结构sc1的第一阶与第二阶的高度和。阶梯结构sc4的第二阶的高度是阶梯结构sc1的第三阶与第四阶的高度和。阶梯结构sc4的第三阶的高度等于阶梯结构sc1的第五阶的高度。阶梯结构sc4的第四阶的高度等于阶梯结构sc1的第六阶的高度。
93.此外，阶梯结构sc1包括部分p1与p2；阶梯结构sc4包括部分p3与p4。部分p1位于周边区r1；部分p2位于阶梯区r2。部分p1与部分p2彼此分离。部分p3位于字线切割区r4；部分p4位于周边区r5。部分p3与部分p4彼此分离。
94.请参照图1与图2k，再者，阶梯结构sc1的部分p2、阶梯结构sc2、sc3以及阶梯结构sc4的部分p3位于每个区块b的阶梯区r2的第一区a1、第二区a2、第三区a3与第四区a4。在存储阵列区r3，其停止层105以及叠层结构101与90并未被图案化，因此，并未形成阶梯结构。
95.请参照图2l，在基底10上方形成介电层103，以覆盖阶梯结构sc1、sc2、sc3以及sc4。介电层103具有反阶梯结构。介电层103的材料例如是氧化硅。介电层103的形成方法例如是形成介电材料层，以填覆盖阶梯结构sc1、sc2、sc3以及sc4以及停止层105。之后再以进行停止层105为停止层，进行平坦化工艺，例如是化学机械研磨工艺，以移除停止层105以上的介电材料层。
96.请参照图2m，移除停止层105。在叠层结构101上方形成绝缘顶盖层115。在一实施例中，绝缘顶盖层115的材料包括氧化硅。之后，进行图案化工艺，移除存储阵列区r3的部分绝缘顶盖层115、部分叠层结构101与部分叠层结构90，以形成穿过绝缘顶盖层115、叠层结构101与叠层结构90的一个或多个开口106。在一实施例中，开口106可具有略微倾斜的侧壁，如图2m所示。在另一实施例中，开口106可具有大致垂直的侧壁(未示出)。在一实施例中，开口106又称为垂直通道(vertical channel；vc)孔洞。之后在开口106中形成垂直通道柱cp。垂直通道柱cp可以以下所述的方法来形成。
97.请参照图2m，在开口106的侧壁上形成电荷储存结构108。电荷储存结构108与绝缘顶盖层115、绝缘层102、牺牲层104、绝缘层92以及导体层94接触。在一实施例中，电荷储存结构108为氧化物/氮化物/氧化物(ono)复合层。在一实施例中，电荷储存结构108以间隙壁的形式形成于开口106的侧壁上，而裸露出开口106的底面。
98.然后，请参照图2m，在电荷储存结构108上形成通道层110。在一实施例中，通道层110的材料包括多晶硅。在一实施例中，通道层110覆盖开口106的侧壁上的电荷储存结构108，并且在开口106的底面也覆盖通道层110。接着，在开口106的下部形成绝缘柱112。在一实施例中，绝缘柱112的材料包括氧化硅。之后，在开口106的上部形成导体插塞114，且导体插塞114与通道层110接触。在一实施例中，导体插塞114的材料包括多晶硅。通道层110、以及导体插塞114可合称为垂直通道柱cp。电荷储存结构108环绕于垂直通道柱cp的垂直外表面。
99.在一些实施例中，在形成开口106、电荷储存结构108以及垂直通道柱cp时，也同时在阶梯区r2以及字线切割区r4形成支撑结构pl1、pl2、pl3与pl4，以避免阶梯结构sc1的部
分p2、阶梯结构sc2、sc3以及阶梯结构sc4的部分p3在后续移除牺牲层104的过程中倒塌。支撑结构pl1、pl2、pl3与pl4可分别与电荷储存结构108以及垂直通道柱cp所组合的结构具有相同的结构，但本发明不以此为限。在其他的实施例中，支撑结构pl1、pl2、pl3与pl4可以另外形成，且其结构可与电荷储存结构108以及垂直通道柱cp所组合的结构不同。在本实施例中，在后续的过程中，阶梯结构sc1的部分p1、阶梯结构sc4的部分p4以及阶梯区r2的第二区a2与第三区a3牺牲层104不会被移除，因此，在阶梯结构sc1的部分p1、阶梯结构sc4的部分p4以及阶梯区r2的第二区a2与第三区a3无须形成支撑结构。
100.请参照图1与图2n，进行图案化工艺，移除在相邻两区块b之间，例如区块b1的第四区a4与区块b2的第一区a1之间的绝缘顶盖层115、部分叠层结构101与部分叠层结构90，以形成穿过绝缘顶盖层115与叠层结构101以及穿过部分叠层结构90的多个沟道116。在一实施例中，沟道116可具有大致垂直的侧壁，如图2n所示。在另一实施例中，沟道116可具有略微倾斜的侧壁(未示出)。沟道116裸露出绝缘顶盖层115、牺牲层104、绝缘层102、绝缘层92与导体层94的侧壁。
101.请参照图1与图2n，之后，进行选择性刻蚀工艺，使刻蚀剂经由沟道116流经两侧的第一区a1与第四区a4，再流经第二区a2与第三区a3。由此，以移除阶梯结构sc1的部分p2、阶梯结构sc2、sc3以及阶梯结构sc4的部分p3的牺牲层104，形成多个水平开口121。水平开口121裸露出在存储阵列区r3的部分电荷储存结构108以及绝缘层102的侧壁，并且裸露出部分支撑结构pl1、pl2、pl3与pl4的侧壁。在此过程中，由于支撑结构pl1、pl2、pl3与pl4的设置，因此，可以避免阶梯结构sc1的部分p2、阶梯结构sc2、sc3以及阶梯结构sc4的部分p3发生倒塌。选择性刻蚀工艺可以是各向同性刻蚀，例如是湿法刻蚀工艺。湿法刻蚀工艺所采用的刻蚀剂例如是热磷酸。刻蚀剂经由沟道116流入每个区块b的阶梯区r2、存储阵列区r3、字线切割区r4的第一区a1与第四区a4，再延伸至存储阵列区r3与字线切割区r4的第二区a2与第三区a3。
102.请参照图1与图2n，介电层103将阶梯结构sc1的部分p1与p2彼此分隔，且将阶梯结构sc4的部分p3与p4彼此分隔。因此，阶梯结构sc1的部分p1以及阶梯结构sc4的部分p4的牺牲层104被介电层103阻挡且不会被移除，因而被保留下来。此外，在一些实施例中，在进行选择性刻蚀工艺以移除牺牲层104之前，在阶梯区r2的第二区a2与第三区a3周围形成绝缘墙113。因此，当刻蚀剂经由沟道116流经两侧的第一区a1与第四区a4之后，由于绝缘墙113的阻挡，使得刻蚀剂无法再流经阶梯区r2的第二区a2与第三区a3，因此阶梯区r2的第二区a2与第三区a3的牺牲层104未被移除，而保留下来。
103.请参照图2n，然后，在沟道116以及水平开口121中形成导体层。导体层例如是包括势垒层122以及金属层124。在一实施例中，势垒层122的材料包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合，而金属层124的材料包括钨(w)。在水平开口121中的导体层作为栅极层126。
104.请参照图2n，阶梯结构sc1的部分p2、阶梯结构sc2、sc3以及阶梯结构sc4的部分p3的牺牲层104被取代为栅极层126。阶梯结构sc1的部分p1以及阶梯结构sc4的部分p4的牺牲层104被保留下来。阶梯结构sc1的部分p1与p2具有对称的侧面轮廓，但由不同的材料层堆叠而成。阶梯结构sc1的部分p1是由绝缘层102与牺牲层104堆叠而成；阶梯结构sc1的部分p2是由绝缘层102与栅极层126堆叠而成。阶梯结构sc2、sc3分别是由绝缘层102与栅极层
126堆叠而成，且分别具有对称结构。阶梯结构sc4的部分p3与p4具有对称的侧面轮廓，但由不同的材料层堆叠而成。阶梯结构sc4的部分p3是由绝缘层102与栅极层126堆叠而成；阶梯结构sc4的部分p4是由绝缘层102与牺牲层104堆叠而成。在一些实施例中，在阶梯区r2的阶梯结构sc1的部分p2以及阶梯结构sc2、sc3可以合称为阶梯结构sc。阶梯结构sc1的部分p2以及阶梯结构sc2、sc3可以分别称为阶梯结构sc的次阶梯结构。在本实施例中，是以三个次阶梯结构(例如p2、sc2、sc3)来说明，然而，本发明不以此为限，阶梯结构sc可以包括更多或更少的次阶梯结构。
105.请参照图2n，接着，在沟道116的侧壁形成间隙壁117。间隙壁117包括与绝缘层102不同的介电材料，例如是氮化硅或是氧化硅/氮化硅/氧化硅复合层。之后，将存储阵列区r3中的叠层结构90的中间的导体层94移除，再移除导体层94上下的绝缘层92，以在叠层结构90中形成水平开口(未示出)。之后再在沟道116以及水平开口之中填入导体层。在水平开口中的导体层与其上下方的导体层94共同形成源极线120。
106.请参照图2o，在沟道116中形成导体层，以形成用于传导来自源极线120的电流的源极线导体墙(source line slit)118。间隙壁117隔离源极线导体墙118以避免与栅极层126接触。
107.请参照图1与2p，其后，在周边区r1与r5形成接触窗c1与c5，以与金属内连线结构30的导体层36电性连接。在阶梯区r2的第一区a1与第四区a4中形成多个接触窗c2，以与栅极层126的末端连接。在阶梯区r2的第二区a2与第三区a3形成多个接触窗(未示出)，以与金属内连线结构30的导体层36电性连接。在存储阵列区r3中形成多个接触窗c3，以与垂直通道柱cp的导体插塞114电性连接。接触窗c1、c2、c3与c5可以同时形成或分别形成。此外，接触窗c1、c2、c3与c5可以分别包括一个或多个插塞。接触窗c1、c2、c3与c5的多个插塞可以同时形成或是分别形成。在一实施例中，接触窗c1、c2、c3与c5的每一个可包括势垒层以及导体层。势垒层的材料例如是钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合，导体层的材料例如是钨(w)。
108.在一些实施例中，由于阶梯结构sc1的部分p1不会电性连接接触窗c1，阶梯结构sc4的部分p3不会形成接触窗，阶梯结构sc4的部分p4不会电性连接接触窗c5，因此，阶梯结构sc1的部分p1以及阶梯结构sc4又可称为虚设阶梯结构。
109.请参照图1与图2p，形成金属内连线结构40。金属内连线结构40可以包括多层介电层42以及形成在多层介电层42中的多个插塞44与多个导线46等。介电层42分隔相邻的导线46。导线46之间可通过插塞44连接，且导线46可与接触窗c1、c2、c3及c5电性连接。与接触窗c3连接的导线46，可作为位线bl。
110.其后，再进行后续的相关工艺，以完成存储器元件的制作。
111.请参照图1、图2p与图3，在本发明的一些实施例中，在每一区块b中，在字线切割区r4的阶梯结构sc4的部分p3与在周边区r5的阶梯结构sc4的部分p4彼此分离且完全被介电层103分隔，如图2p所示。相邻两区块b(例如区块b2与b3)的阶梯结构sc4的部分p3也是彼此分离且完全被介电层103分隔。因此，相邻两区块b(例如区块b2与b3)的相同水平高度的栅极层(多个字线)126彼此分离且被介电层103分隔，如图3所示。
112.请参照图1、图2k与图2l，在以上的实施例中，每一区块b的阶梯结构sc4均从字线切割区r4的第一区a1连续延伸至第四区a4。因此，阶梯结构sc4的部分p3与在周边区r5的阶
梯结构sc4的部分p4彼此分离，而在其彼此之间形成的沟道119会从区块b1连续延伸至区块b4。因此，位于字线切割区r4与周边区r5之间的介电层103也会填入此沟道119之中，而从区块b1连续延伸至区块b4。
113.请参照图4a与图4b，在另一些实施例中，字线切割区r4与周边区r5的阶梯结构sc4不是从第一区a1连续延伸至第四区a4，而是包括多个岛状阶梯结构sc41、sc42以及sc43。岛阶梯结构sc41、sc42以及sc43分别形成在相邻两区块b之间的源极线导体墙(source line slit)118的末端。亦即，岛状阶梯结构sc41形成在区块b1的第四区a4与区块b2的第一区a1、岛状阶梯结构sc42形成在区块b2的第四区a4与区块b3的第一区a1、岛状阶梯结构sc43形成在区块b3的第四区a4与区块b4的第一区a1。在一些实施例中，岛阶梯结构sc41、sc42以及sc43经由四阶段(即t1、t2、t3与t4)的图案化工艺来形成，但本发明不以此为限。
114.因此，各区块b的介电层103不是从字线切割区r4的第一区a1连续延伸至第四区a4，而是包括彼此分离的岛状介电层1031、1032、1033。岛状介电层1031、1032、1033分别形成在相邻两区块b之间的源极线导体墙(source line slit)118(亦即，1181、1182、1183)的末端，如图4a所示。亦即，介电层103形成在相邻两区块b之间。举例来说，岛状介电层1031形成在区块b1的第四区a4与区块b2的第一区a1、岛状介电层1032形成在区块b2的第四区a4与区块b3的第一区a1、岛状介电层1033形成在区块b3的第四区a4与区块b4的第一区a1。
115.在岛状介电层1031、1032、1033接近存储阵列区r3一侧的次阶梯结构sc41、sc42以及sc43的部分p3是由绝缘层102与栅极层126堆叠而成。在岛状介电层1031、1032、1033远离存储阵列区r3一侧的次阶梯结构sc41、sc42以及sc43的部分p4是由绝缘层102与牺牲层104堆叠而成。阶梯结构sc41、sc42以及sc43的其他部分可以是由绝缘层102与栅极层126堆叠而成，或是由绝缘层102与牺牲层104堆叠而成，或其组合。
116.请参照图1与图4a，在以上的实施例中，字线切割区r4的宽度w4相当小，例如是小于周边区r1的宽度w1、阶梯区r2的宽度w2或存储阵列区r3的宽度w3。
117.请参照图5a与图5b，在另一实施例中，字线切割区r4的宽度w4可以等于阶梯区r2的宽度w2。在字线切割区r4与周边区r5的阶梯结构sc4可以包括多个次阶梯结构sc4a、sc4b、sc4c。次阶梯结构sc4a可与阶梯结构sc3具有相似的宽度与侧面轮廓、次阶梯结构sc4b可与阶梯结构sc2具有相似的宽度与侧面轮廓、次阶梯结构sc4c可与阶梯结构sc1具有相似的宽度与侧面轮廓。次阶梯结构sc4a、sc4b是由绝缘层102与栅极层126堆叠而成。次阶梯结构sc4c包括彼此分离的部分p3与p4。次阶梯结构sc4c的部分p3是由绝缘层102与栅极层126堆叠而成；次阶梯结构sc4c的部分p4是由绝缘层102与牺牲层104堆叠而成。在一些实施例中，次阶梯结构sc4a是经由第一阶段t1与第二阶段t2的图案化工艺来形成；次阶梯结构sc4b是经由第一阶段t1、第二阶段t2与第三阶段t3的图案化工艺来形成；次阶梯结构sc4c是经由第一阶段t1、第二阶段t2、第三阶段t3与第四阶段t4的图案化工艺来形成，但本发明不以此为限。
118.次阶梯结构sc4c的部分p3与p4之间的介电层103从区块b1连续延伸至区块b4，以使相邻区块b的栅极层(字线)126彼此分离，如图5a所示。
119.请参照图6a与6b，在又一实施例中，在字线切割区r4与周边区r5的阶梯结构sc4可与在周边区r1与阶梯区r2的阶梯结构sc1具有相同的宽度与相似的侧面轮廓。同样地，阶梯结构sc4包括彼此分离的部分p3与p4。阶梯结构sc4的部分p3是由绝缘层102与栅极层126堆
叠而成；阶梯结构sc4的部分p4是由绝缘层102与牺牲层104堆叠而成。在一些实施例中，阶梯结构sc4经由四阶段(即t1、t2、t3与t4)的图案化工艺来形成，但本发明不以此为限。
120.阶梯结构sc4的部分p3与p4之间的介电层103从区块b1连续延伸至区块b4，以使相邻区块b的栅极层(字线)126彼此分离，如图6a所示。
121.请参照图7a与图7b，在又一实施例中，在字线切割区r4与周边区r5的阶梯结构sc4包括多个次阶梯结构sc4d、sc4e、sc4f。次阶梯结构sc4d、sc4e、sc4f的宽度分别小于阶梯结构sc3、sc2以及sc1的宽度。次阶梯结构sc4d、sc4e分别是由绝缘层102与栅极层126堆叠而成。次阶梯结构sc4f包括彼此分离的部分p3与p4。次阶梯结构sc4f的部分p3是由绝缘层102与栅极层126堆叠而成；阶梯结构sc4f的部分p4是由绝缘层102与牺牲层104堆叠而成。在一些实施例中，次阶梯结构sc4d是经由第一阶段t1与第二阶段t2的图案化工艺来形成；次阶梯结构sc4e是经由第一阶段t1、第二阶段t2与第三阶段t3的图案化工艺来形成；次阶梯结构sc4f是经由第一阶段t1、第二阶段t2、第三阶段t3与第四阶段t4的图案化工艺来形成，但本发明不以此为限。
122.阶梯结构sc4f的部分p3与p4之间的介电层103从区块b1连续延伸至区块b4，以使相邻区块b的栅极层(字线)126彼此分离，如图7a所示。
123.在本实施例中，本发明实施例将相邻两区块之间的叠层结构图案化成彼此分离的两个部分的阶梯结构，并在其彼此之间设置具有反阶梯结构的介电层，以使不同区块的多个字线彼此分离，避免两个区块的多个字线之间发生短路。再者，由于相邻两区块之间的阶梯结构可以与阶梯区的阶梯结构同时形成，因此可与现有的工艺整合，不会增加制造的成本与负担。
124.以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。