测试键结构及其制造方法与流程

1.本发明涉及一种半导体元件及其制造方法，且特别是涉及一种测试键结构及其制造方法。


背景技术：

2.在半导体元件的后段制作工艺中，会通过保护层来保护芯片区，以防止大气对芯片区中的金属层造成腐蚀。然而，一些种类的保护层(如，聚酰亚胺(polyimide)保护层)虽具有良好的阻挡大气的能力，但是此种保护层在进行芯片切割时会沾黏在切割刀上，而在后续的切割制作工艺中造成污染。目前的解决方法是将切割道中的保护层移除，以防止保护层在进行芯片切割时沾黏在切割刀上。
3.然而，在通过对芯片区(如，以激光烧断的金属熔丝区(laser fuse region))所进行的蚀刻制作工艺来同时移除切割道中的保护层时，除了移除保护层之外，更会移除切割道中的金属间介电层(inter-metal dielectric，imd)，而暴露出位于切割道中的测试键(testkey)。如此一来，会使得测试键受到大气腐蚀而导致测试异常。


技术实现要素：

4.本发明提供一种测试键结构及其制造方法，其可有效地防止测试键结构中的金属层被大气腐蚀，进而改善测试键结构的测试能力。
5.本发明提出一种测试键结构，位于晶片的切割道中，且包括基底、介电层、金属层、第一介层窗、第二介层窗、遮蔽层、第一接垫与第二接垫。介电层设置在基底上。金属层设置在介电层中。第一介层窗与第二介层窗设置在介电层中，且分别电连接至金属层。遮蔽层设置在介电层上，且位于部分金属层的正上方。第一接垫与第二接垫设置在介电层上，且分别电连接至第一介层窗与第二介层窗。
6.依照本发明的一实施例所述，在上述测试键结构中，第一介层窗(via)、第二介层窗与遮蔽层可源自于同一层导体材料层。
7.依照本发明的一实施例所述，在上述测试键结构中，介电层可包括第一上表面、第二上表面与第三上表面。第一上表面与第二上表面可高于第三上表面。第一接垫与第二接垫可分别位于第一上表面与第二上表面上。遮蔽层可位于第三上表面上。
8.依照本发明的一实施例所述，在上述测试键结构中，第一介层窗的顶面、第二介层窗的顶面与遮蔽层的顶面可等高。第一介层窗的底面与第二介层窗的底面可低于遮蔽层的底面。
9.依照本发明的一实施例所述，在上述测试键结构中，在遮蔽层与第一接垫之间的介电层中以及遮蔽层与第二接垫之间的介电层中可具有狭缝。
10.依照本发明的一实施例所述，在上述测试键结构中，位于狭缝正下方的金属层的线宽可大于位于遮蔽层正下方的金属层的线宽。
11.本发明提出一种测试键结构的制造方法，其中测试键结构位于晶片的切割道中。
测试键结构的制造方法可包括以下步骤。提供基底。在基底上形成介电层。在介电层中形成金属层。在介电层中形成第一介层窗与第二介层窗。第一介层窗与第二介层窗分别电连接至金属层。在介电层上形成遮蔽层。遮蔽层位于部分金属层的正上方。在介电层上形成第一接垫与第二接垫。第一接垫与第二接垫分别电连接至第一介层窗与第二介层窗。
12.依照本发明的一实施例所述，在上述测试键结构的制造方法中，第一介层窗、第二介层窗与遮蔽层的形成方法可包括以下步骤。在介电层中形成第一开口、第二开口与第三开口。第三开口的深度可小于第一开口的深度与第二开口的深度。形成填入第一开口、第二开口与第三开口的导体材料层。移除位于第一开口外部、第二开口外部与第三开口外部的导体材料层。
13.依照本发明的一实施例所述，在上述测试键结构的制造方法中，位于第一开口外部、第二开口外部与第三开口外部的导体材料层的移除方法例如是化学机械研磨法。
14.依照本发明的一实施例所述，在上述测试键结构的制造方法中，还可包括以下步骤。在介电层上形成覆盖第一接垫与第二接垫的保护层。移除位于切割道中的保护层与未被遮蔽层、第一接垫与第二接垫所覆盖的部分介电层，而在遮蔽层与第一接垫之间的介电层中以及遮蔽层与第二接垫之间的介电层中形成狭缝。
15.基于上述，在本发明所提出的测试键结构及其制造方法中，由于遮蔽层位于部分金属层的正上方，因此可防止位于遮蔽层正下方的金属层暴露于大气中，进而大幅降低金属层暴露于大气中的面积。如此一来，可有效地防止测试键结构中的金属层被大气腐蚀，进而改善测试键结构的测试能力。
16.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
17.图1为本发明一实施例的测试键结构的上视图；
18.图2a至图2f为沿着图1中的i-i’剖面线的测试键结构的制造流程剖视图。
19.符号说明
20.10:测试键结构
21.100:基底
22.102:介电层
23.104:金属层
24.106:图案化光致抗蚀剂层
25.108:导体材料层
26.108a,108b:介层窗
27.108c:遮蔽层
28.110,112:接垫
29.114:介电层
30.116:保护层
31.bs1～bs3:底面
32.d1～d3:深度
33.op1～op3:开口
34.s1～s3:上表面
35.sl:切割道
36.ss:狭缝
37.ts1～ts3:顶面
38.w1～w6:宽度
39.w7,w8:线宽
具体实施方式
40.图1为根据本发明一实施例的测试键结构的上视图。图2a至图2f为沿着图1中的i-i’剖面线的测试键结构的制造流程剖视图。此外，在图1中，省略图2f中的部分构件，以清楚地描述图1中的构件之间的配置关系。
41.请参照图2a，提供基底100。基底100可为半导体基底，如硅基底。在一些实施例中，依据产品需求，在切割道sl中的基底100上还可包括金属内连线结构及/或主动(有源)元件(如，金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet))等结构(未绘示)。
42.接着，在基底100上形成介电层102。在一些实施例中，介电层102可为多层结构。介电层102的材料可为氧化硅、氮化硅、氮化碳化硅或其组合。然后，在介电层102中形成金属层104。在本实施例中，如图1所示，金属层104的上视形状可包括直线形的部分与s形的部分，但本发明并不以此为限。在另一些实施例中，金属层104的上视形状可为直线形、曲线形或其组合。金属层104的材料例如是铜等金属。此外，介电层102与金属层104的形成方法包括进行沉积制作工艺、光刻制作工艺、蚀刻制作工艺及/或金属镶嵌制作工艺等制作工艺。此外，依据产品需求，在金属层104下方的介电层102中还可包括所需的金属内连线结构(未绘示)。
43.接下来，可在介电层102上形成图案化光致抗蚀剂层106。图案化光致抗蚀剂层106可暴露出部分介电层102。图案化光致抗蚀剂层106可通过光刻制作工艺来形成。
44.请参照图2b，可利用图案化光致抗蚀剂层106作为掩模，移除部分介电层102，而在介电层102中形成开口op1、开口op2与开口op3。开口op3可位于开口op1与开口op2之间。开口op1、开口op2与开口op3可位于金属层104上方。此外，开口op1与开口op2可分别暴露出部分金属层104。op3的宽度w3可大于开口op1的宽度w1与开口op2的宽度w2。由于蚀刻附载效应的影响，在通过蚀刻制作工艺移除部分介电层102时，蚀刻大块面积的速度较慢，因此开口op3的深度d3可小于开口op1的深度d1与开口op2的深度d2。部分介电层102的移除方法例如是干式蚀刻法。
45.另外，在形成开口op1、开口op2与开口op3之后，介电层102可包括上表面s1、上表面s2与上表面s3。上表面s1与上表面s2可高于上表面s3。
46.请参照图2c，可移除图案化光致抗蚀剂层106。图案化光致抗蚀剂层170的移除方法例如是干式剥离法(dry stripping)或湿式剥离法(wet stripping)。
47.接着，可形成填入开口op1、开口op2与开口op3的导体材料层108。导体材料层108的材料例如是钨等金属。导体材料层108的形成方法例如是化学气相沉积法。
48.请参照图2d，可移除位于开口op1外部、开口op2外部与开口op3外部的导体材料层108，而在开口op1、开口op2与开口op3中分别形成介层窗108a、介层窗108b与遮蔽层108c。由此，可在介电层102中形成介层窗108a与介层窗108b，且可在介电层102上形成遮蔽层108c。介层窗108a与介层窗108b分别电连接至金属层104。遮蔽层108c位于部分金属层104的正上方。遮蔽层108c可位于介层窗108a与介层窗108b之间。遮蔽层108c可位于上表面s3上。位于开口op1外部、开口op2外部与开口op3外部的导体材料层108的移除方法例如是化学机械研磨法。
49.介层窗108a、介层窗108b与遮蔽层108c可源自于同一层导体材料层108，亦即介层窗108a、介层窗108b与遮蔽层108c可由同一层导体材料层108所形成。此外，介层窗108a的顶面ts1、介层窗108b的顶面ts2与遮蔽层108c的顶面ts3可等高。介层窗108a的底面bs1与介层窗108b的底面bs2可低于遮蔽层108c的底面bs3。另外，遮蔽层108c的宽度w6可大于介层窗108a的宽度w4与于介层窗108b的宽度w5。
50.请参照图2e，在介电层102上形成接垫110与接垫112。接垫110与接垫112分别电连接至介层窗108a与介层窗108b。接垫110与接垫112可分别位于上表面s1与上表面s2上。接垫110与接垫112的材料例如是铝等金属。接垫110与接垫112的形成方法例如是先通过沉积制作工艺在介电层102上形成接垫材料层，再通过光刻制作工艺与蚀刻制作工艺对接垫材料层进行图案化，但本发明并不以此为限。
51.接着，可在介电层102上形成覆盖接垫110与接垫112的介电层114。介电层114的材料例如是氧化硅。介电层114的形成方法例如是化学气相沉积法。
52.然后，可在介电层102上形成覆盖接垫110与接垫112的保护层116。在本实施例中，保护层116可形成在介电层114上。保护层116的材料例如是聚酰亚胺。保护层116的形成方法例如是旋转涂布法。
53.请参照图2f，可移除位于切割道sl中的保护层116、介电层114与未被遮蔽层108c、接垫110与接垫112所覆盖的部分介电层102，而在遮蔽层108c与接垫110之间的介电层102中以及遮蔽层108c与接垫112之间的介电层102中形成狭缝ss。
54.在一些实施例中，可通过对芯片区(如，以激光烧断之金属熔丝区(laser fuse region))(未示出)所进行的蚀刻制作工艺(如，干式蚀刻制作工艺)来同时移除位于切割道sl中的保护层116、介电层114与未被遮蔽层108c、接垫110与接垫112所覆盖的部分介电层102。在上述蚀刻制作工艺中，由于遮蔽层108c可作为蚀刻终止层，因此位于遮蔽层108c正下方的金属层104可被遮蔽层108c与位于遮蔽层108c正下方的介电层102所覆盖，以大幅降低金属层104暴露于大气中的面积。另一方面，在上述蚀刻制作工艺中，接垫110与接垫112也可作为蚀刻终止层，由此接垫110、接垫112与位于接垫110与接垫112正下方的介电层102可覆盖部分金属层104，以降低金属层104暴露于大气中的面积。
55.在一些实施例中，狭缝ss可暴露出部分金属层104。此外，如图1所示，位于狭缝ss正下方的金属层104的线宽w7可大于位于遮蔽层108c正下方的金属层104的线宽w8。由此，即使狭缝ss暴露出部分金属层104，由于狭缝ss所暴露出的金属层104具有较大的线宽w7，因此可降低因位于狭缝ss正下方的金属层104暴露于大气中所带来的不良影响。
56.以下，通过图1与图2f来说明上述实施例的测试键结构10。此外，虽然测试键结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
57.请参照图1与图2f，测试键结构10可位于晶片的切割道sl中。测试键结构10可用于晶片允收测试(wafer acceptance test，wat)、应力迁移(stress migration，sm)测试或电迁移(electromigration，em)测试。测试键结构10包括基底100、介电层102、金属层104、介层窗108a、介层窗108b、遮蔽层108c、接垫110与接垫112。介电层102设置在基底100上。金属层104设置在介电层102中。介层窗108a与介层窗108b设置在介电层102中，且分别电连接至金属层104。遮蔽层108c设置在介电层102上，且位于部分金属层104的正上方。遮蔽层108c可位于介层窗108a与介层窗108b之间。介层窗108a、介层窗108b与遮蔽层108c可源自于同一层导体材料层108。介层窗108a的顶面ts1、介层窗108b的顶面ts2与遮蔽层108c的顶面ts3可等高。介层窗108a的底面bs1与介层窗108b的底面bs2可低于遮蔽层108c的底面bs3。遮蔽层108c的宽度w6可大于介层窗108a的宽度w4与于介层窗108b的宽度w5。接垫110与接垫112设置在介电层102上，且分别电连接至介层窗108a与介层窗108b。在一些实施例中，在遮蔽层108c与接垫110之间的介电层102中以及遮蔽层108c与接垫112之间的介电层102中可具有狭缝ss。位于狭缝ss正下方的金属层104的线宽w7可大于位于遮蔽层108c正下方的金属层104的线宽w8(图1)。
58.此外，介电层102可包括上表面s1、上表面s2与上表面s3。上表面s1与上表面s2可高于上表面s3。第一接垫与第二接垫可分别位于第一上表面与第二上表面上。接垫110与接垫112可分别位于上表面s1与上表面s2上。遮蔽层108c可位于上表面s3上。
59.另外，测试键结构10中的各构件的材料、设置方式、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
60.基于上述实施例可知，在测试键结构10及其制造方法中，由于遮蔽层108c位于部分金属层104的正上方，因此可防止位于遮蔽层108c正下方的金属层104暴露于大气中，进而大幅降低金属层104暴露于大气中的面积。如此一来，可有效地防止测试键结构10中的金属层104被大气腐蚀，进而改善测试键结构10的测试能力。
61.综上所述，在上述实施例的测试键结构及其制造方法中，由于遮蔽层可防止测试键结构中的暴露于大气中，因此可防止测试键结构中的金属层被大气腐蚀，进而改善测试键结构的测试能力。
62.虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。