静电放电电路及其操作方法与流程

技术特征：
1.一种电路，其包括：第一晶体管，其包含漏极、源极、栅极及本体，所述第一晶体管的所述漏极经连接到第一端子，所述第一晶体管的所述源极经连接以接收第一电压，且所述第一晶体管的所述栅极及所述本体经连接以接收低于所述第一电压的第二电压；及第二晶体管，其包含漏极、源极、栅极及本体，所述第二晶体管的所述源极、所述栅极及所述本体经连接以接收所述第二电压，且所述第二晶体管的所述漏极经连接到所述第一端子，其中响应于所述第一端子达到触发电压，所述第一晶体管经配置以接通。2.根据权利要求1所述的电路，其中响应于所述第一晶体管的所述漏极达到所述触发电压，所述第二晶体管经配置以接通。3.根据权利要求2所述的电路，其进一步包括功率箝制模块，所述功率箝制模块经连接在所述第一晶体管的所述源极与所述第二晶体管的所述源极之间，其中响应于所述第一晶体管接通，第一电流从所述第二晶体管的所述源极流动通过所述功率箝制模块到所述第一晶体管的所述源极。4.根据权利要求1所述的电路，其中所述第一晶体管经配置以在所述电路处于正常操作模式下时关断。5.一种半导体器件，其包括：第一导电类型的衬底；第二导电类型的第一掺杂区；所述第二导电类型的第一掺杂条带；所述第二导电类型的第二掺杂条带；所述第二导电类型的第三掺杂条带，其中所述第一掺杂条带在所述第一掺杂区与所述第三掺杂条带之间；及所述第二导电类型的第四掺杂条带，其中所述第二掺杂条带在所述第一掺杂区与所述第四掺杂条带之间，其中所述第一及第四掺杂条带经配置以接收第一电压，所述第二及第三掺杂条带经配置以接收低于所述第一电压的第二电压，所述第一掺杂区经配置为上拉突返晶体管(pull up snapback transistor)的漏极及下拉突返晶体管(pull down snapback transistor)的漏极，且所述第一掺杂区宽于所述第一、第二、第三及第四条带。6.根据权利要求5所述的半导体器件，其中响应于所述第一掺杂区达到触发电压，所述第一掺杂区及所述第一掺杂条带被导通，且所述第一掺杂区及所述第四掺杂条带被导通。7.根据权利要求5所述的半导体器件，其进一步包括：第一多晶硅(polysilicon)条带，其在所述第一掺杂区与所述第一掺杂条带之间；第二多晶硅条带，其在所述第一掺杂区与所述第二掺杂条带之间；第三多晶硅条带，其在所述第一与第三掺杂条带之间；及第四多晶硅条带，其在所述第二与第四掺杂条带之间。8.根据权利要求7所述的半导体器件，其中所述第一及第二多晶硅条带经配置以接收所述第二电压，且所述第三及第四多晶硅条带经连接到r-c反相器节点。9.一种操作电路的方法，其包括：
响应于第一端子达到第一触发电压，接通连接在所述第一端子与第一电压之间的第一晶体管；响应于所述第一端子达到第二触发电压，接通连接在所述第一端子与第二电压之间的第二晶体管，其中所述第二触发电压大于所述第一电压，其中所述第一晶体管包含漏极延伸式n型金属氧化物半导体场效晶体管n-mosfet，且所述第二晶体管包含漏极延伸式n-mosfet。10.根据权利要求9所述的方法，其进一步包括响应于所述第二晶体管接通，第一电流流动通过功率箝制模块。

技术总结
本公开提供静电放电电路及结构与用于操作所述静电放电电路及结构的方法。一种电路包含第一晶体管及第二晶体管。所述第一晶体管包含漏极、源极、栅极及本体。所述第一晶体管的所述漏极经连接到第一端子。所述第一晶体管的所述源极经连接以接收第一电压。所述第一晶体管的所述栅极及所述本体经连接以接收第二电压。所述第二晶体管包含漏极、源极、栅极及本体。所述第二晶体管的所述源极、所述栅极及所述本体经连接以接收所述第二电压。所述第二晶体管的所述漏极经连接到所述第一端子。响应于所述端子达到触发电压，所述第一晶体管经配置以接通。通。通。


技术研发人员：张子恒 陈欣妤 张品歆
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.01.25
技术公布日：2022/7/1