EEPROM器件及其制备方法与流程

eeprom器件及其制备方法
技术领域
1.本技术涉及半导体技术领域，特别是涉及一种eeprom器件及其制备方法。


背景技术：

2.随着半导体技术的发展，半导体器件的尺寸逐渐缩小，增加了晶圆单位面积上形成的器件的数目，减小了单个芯片的制造成本。对于典型结构的eeprom器件(electrically erasable programmable read-only memory，带电可擦写可编程只读存储器)来说，随着单元面积的缩小，单元电流(cell current)也越来越小，使得eeprom器件中存储的0和1越来越难以区分，进而影响eeprom器件尺寸的进一步微缩。
3.典型的eeprom器件单元电流的改善方法是通过缩小控制栅(control gate)、缩小控制栅(control gate)与选择栅(select gate)的间距、调整注入浓度等方法来减小eeprom单元的电阻和阈值电压，进而改善单元电流，但是，这些改善方法对eeprom器件的单元电流的调节幅度小，而且会存在器件可靠性下降、漏电流增加等问题。


技术实现要素：

4.基于此，有必要针对上述问题提供一种eeprom器件及其制备方法。
5.一种eeprom器件，包括：
6.衬底，衬底包括选择区和存储区，选择区开设有凹槽；
7.选择栅，形成于选择区上，且选择栅填入所述凹槽中；
8.浮栅，形成于存储区上。
9.上述eeprom器件中，衬底包括选择区和存储区，选择区中开设有凹槽，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上，使得凹槽的侧壁和底部均为与选择栅对应的沟道的一部分，与选择栅直接形成在选择区的上表面相比，在选择栅投影在选择区上表面的投影面积不变的情况下，增加了选择栅的有效宽度，降低了选择栅的电阻，从而达到增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。
10.在其中一个实施例中，选择区的宽度大于存储区的宽度；
11.其中，选择区的宽度和存储区的宽度的方向相同，且垂直于选择区和存储区的连线方向。
12.在其中一个实施例中，在选择区的宽度的方向上，凹槽的侧壁与选择区的边缘之间的距离不小于0.06微米。
13.在其中一个实施例中，凹槽的宽度小于凹槽的长度；
14.其中，凹槽的长度的方向平行于选择区和存储区的连线方向。
15.在其中一个实施例中，凹槽的宽度和/或凹槽的深度小于或等于选择区的宽度的一半；
16.其中，选择区的宽度的方向和凹槽的宽度的方向相同。
17.在其中一个实施例中，eeprom器件还包括：
18.选择隔离结构，形成于相邻选择区之间，选择隔离结构的宽度不小于eeprom器件的关键尺寸；
19.其中，选择隔离结构的宽度的方向垂直于选择区和存储区的连线方向。
20.在其中一个实施例中，eeprom器件还包括：
21.控制栅，形成于浮栅上；
22.其中，选择区和存储区的分界面与控制栅靠近选择栅一端之间的距离等于分界面与选择栅靠近控制栅一端之间的距离。
23.一种eeprom器件的制备方法，包括：
24.提供衬底，衬底包括选择区和存储区；
25.在选择区中形成凹槽；
26.形成选择栅和浮栅，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上。
27.上述eeprom器件的制备方法，衬底包括选择区和存储区，在选择区中形成凹槽，然后形成选择栅和浮栅，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上，使得凹槽的侧壁和底部均为与选择栅对应的沟道的一部分，与选择栅直接形成在选择区的上表面相比，在选择栅投影在选择区上表面的投影面积不变的情况下，增加了选择栅的有效宽度，降低了选择栅的电阻，从而达到增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。
28.在其中一个实施例中，在选择区中形成凹槽的步骤之前还包括：
29.形成选择隔离结构，相邻的选择区被选择隔离结构分隔；
30.其中，选择隔离结构的宽度不小于eeprom器件的关键尺寸，选择隔离结构的宽度的方向垂直于选择区和存储区的连线方向。
31.在其中一个实施例中，选择区的宽度大于存储区的宽度，选择区的宽度和存储区的宽度的方向相同，且垂直于选择区和存储区的连线方向。
附图说明
32.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1为一实施例中eeprom器件的俯视示意图；
34.图2为另一实施例中eeprom器件的俯视示意图；
35.图3为一实施例中eeprom器件沿图2中a-a’剖面线的剖视图；
36.图4为一实施例中eeprom器件中的选择区在垂直于选择区和存储区的连线方向的剖面示意图；
37.图5为一实施例中eeprom器件的制备方法的流程示意图。
具体实施方式
38.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述
的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
39.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
40.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
41.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
42.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
43.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
44.典型的eeprom器件由以下部分组成：衬底，包括选择区和存储区；选择栅，形成于选择区上；浮栅，形成于存储区上；控制栅，形成于浮栅上。随着eeprom器件单元面积的缩小，单元电流(cell current)越来越小，导致越来越难以区分0和1，常用的改善eeprom器件的单元电流的方法是通过缩小浮栅上的控制栅的尺寸、缩小控制栅和选择栅之间的间距、
调整注入浓度来减小eeprom器件中单元的电阻和阈值电压，进而达到改善单元电流的目的。但是这些方法最终对单元电流的改善程度有限，不能大幅度的增加eeprom器件的单元电流，并且在增加单元电流的同时会出现eeprom器件的可靠性下降、漏电流增加等问题。
45.参见图1，为一实施例中eeprom器件的俯视示意图。
46.如图1，针对上述问题，在其中一个实施例中，本技术提供一种eeprom器件，包括：衬底10、选择栅204浮栅302。
47.衬底10包括选择区20和存储区30，选择区20开设有凹槽202；该衬底10可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，衬底10的构成材料选用单晶硅。
48.选择栅204形成于选择区20上，且选择栅204填入所述凹槽202中。
49.具体地，选择区20中开设有凹槽202，形成于选择区200的选择栅204包括位于选择区20的上表面以下、且填满凹槽202的部分，以及位于选择区20的上表面以上、且下表面与选择区20的上表面齐平且部分接触的另一部分；浮栅302形成于存储区30上。
50.上述eeprom器件中，衬底包括选择区和存储区，选择区中开设有凹槽，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上，使得凹槽的侧壁和底部均为与选择栅对应的沟道的一部分，与选择栅直接形成在选择区的上表面相比，在选择栅投影在选择区上表面的投影面积不变的情况下，增加了选择栅的有效宽度，降低了选择栅的电阻，从而达到增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。
51.在其中一个实施例中，选择栅204和浮栅302均为多晶硅栅，选择栅204和浮栅302是在同一工艺步骤中形成的。
52.在其中一个实施例中，选择区20的宽度w1等于存储区30的宽度w2；其中，选择区20的宽度w1和存储区30的宽度w2的方向相同，且垂直于选择区20和存储区30的连线方向。在其他实施例中，选择区20的宽度w1大于存储区30的宽度w2，通过该设置可以增加选择区20中开设的凹槽202的宽度w3，达到进一步增加选择栅的有效宽度，降低选择栅的电阻，增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。其中，凹槽202的宽度w3的方向与选择区20的宽度w1的方向相同。
53.在其中一个实施例中，在选择区20的宽度w1的方向上，凹槽202的侧壁与选择区20的边缘之间的距离d1不小于0.06微米。通过设置距离d1不小于0.06微米，可以避免形成凹槽的过程中，因工艺偏差导致凹槽202在选择区20的宽度w1的方向上超出选择区20的边缘的问题。
54.在其他实施例中，可以根据实际工艺制程设置距离d1的数值，在选择区20的宽度w1不变的情况下，距离d1越小，凹槽20的宽度w3越大，填入凹槽202的选择栅204的有效宽度(选择栅204在沿凹槽202的宽度w3的方向上的截面与凹槽202接触的总长度)越长，对eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的增加越明显。
55.在其中一个实施例中，选择区20关于凹槽202的中心线左右对称。
56.参见图2，为另一实施例中eeprom器件的俯视示意图。
57.如图2，在其中一个实施例中，eeprom器件还包括：控制栅304，形成于浮栅302上。
58.其中，选择区20和存储区30的分界面40与控制栅304靠近选择栅204一端304a之间的距离d2等于分界面40与选择栅204靠近控制栅304一端204a之间的距离d3，通过该设置可以避免凹槽202对控制栅304的影响。
59.在其中一个实施例中，控制栅304为多晶硅栅。
60.在其中一个实施例中，凹槽202的宽度w3小于凹槽202的长度l1；其中，凹槽202的长度l1的方向平行于选择区20和存储区30的连线方向。即凹槽202为沿选择区20和存储区30的连线方向的纵向凹槽。
61.在其中一个实施例中，eeprom器件还包括：位线接触孔206和源线接触孔306。
62.其中，位线接触孔206形成于远离浮栅302一侧的选择区20中；选择栅204在选择区20上表面的投影，以及凹槽202远离浮栅302的一端均与位线接触孔206之间具有一定的距离。源线接触孔306形成于远离选择栅204一侧的存储区30中；控制栅304在存储区30上表面的投影，以及浮栅302在存储区30上表面的投影均与源线接触孔306之间具有一定的距离；源线接触孔306和位线接触孔206的连线方向平行于选择区20和存储区30的连线方向。
63.参见图3，为一实施例中eeprom器件沿图2中a-a’剖面线的剖视图。
64.如图3所示，在其中一个实施例中，eeprom器件还包括：
65.选择隔离结构208，形成于相邻的选择区20之间，选择隔离结构208的宽度w4不小于eeprom器件的关键尺寸。
66.其中，选择隔离结构208的宽度w4的方向垂直于选择区20和存储区30的连线方向。
67.在其中一个实施例中，选择隔离结构208的宽度w4和选择区20的宽度w1的和等于预设值，当选择区20的宽度w1增大时，选择隔离结构208的宽度w4减小。预设值是与eeprom器件的尺寸相关的参数。
68.在其中一个实施例中，选择隔离结构208的宽度w4小于或等于相邻的存储区30之间在宽度w4的方向上的距离。
69.在其中一个实施例中，所述预设值等于选择区20和存储区30的连线方向上相邻的存储区30同一方向的沿连线方向的侧边之间的距离。
70.在其中一个实施例中，凹槽202的宽度w3和/或凹槽202的深度d1小于或等于选择区20的宽度w1的一半。
71.其中，选择区20的宽度w1的方向和凹槽202的宽度w3的方向相同。
72.在其中一个实施例中，在垂直于选择区20和存储区30的连线方向的剖面上，凹槽202为上宽下窄的结构，例如倒梯形结构。通过该设置可以在增加凹槽202的深度的同时，避免填入凹槽202中的选择栅204中出现空洞的问题。实际应用中，可以根据工艺需要设置凹槽202的形状、深度d1和宽度w3。
73.如图4，以凹槽202在垂直于选择区20和存储区30的连线方向的剖面上为正方形进行示例性说明，假设选择区20的宽度w1＝2a，凹槽202的剖面为深度d1＝宽度w3＝a的正方形，且凹槽202的侧壁与选择区的边缘之间的距离相等。本技术中，选择栅204的有效宽度w0等于凹槽202的两个侧壁(深度d1)、凹槽的底部(宽度a)和选择区20未开设凹槽202的宽度(2a-a)之和，即选择栅204的有效宽度w0＝2*a a (2a-a)＝4a，而直接在选择区20上形成的选择栅的宽度w＝w1＝2a，由此可知，本技术中选择栅204的有效宽度等于改进前的2倍。选
择栅的电阻由此可知，在其他参数不变的情况下，选择栅的宽度w从2a变为4a，电阻降低到原来的一半。对eeprom整个结构的单元电流产生影响的电阻主要来源于选择栅sg的电阻，控制栅cg的电阻和隧穿注入(tim)的电阻，并且，典型的eeprom结构中选择栅sg的电阻占总电阻的70％，选择栅sg的电阻降低到原来的一半时，eeprom结构的总电阻降低到原来的65％(1-70％*0.5)，这样，同样尺寸下本技术中新的eeprom结构可以带来约50％(1/65％)的单元电流提升，或者在保持单元电流不变的情况下，eeprom结构的单元尺寸可以缩小35％。
74.本技术还提供一种电子设备，包括上述任一项所述的eeprom器件。
75.参见图5，为一实施例中eeprom器件的制备方法的流程示意图。
76.如图1-图3、图5，本技术还提供一种eeprom器件的制备方法，用于制备上述的eeprom器件，该制备方法包括：
77.s102，提供衬底，衬底包括选择区和存储区。
78.提供包括选择区20和存储区30的衬底10，该衬底10可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，衬底的构成材料选用单晶硅。
79.在其中一个实施例中，选择区20的宽度w1等于存储区30的宽度w2；其中，选择区20的宽度w1和存储区30的宽度w2的方向相同，且垂直于选择区20和存储区30的连线方向。在其他实施例中，选择区20的宽度w1大于存储区30的宽度w2。通过该设置可以增加后续在选择区20中开设的凹槽202的宽度w3，达到进一步增加选择栅的有效宽度，降低选择栅的电阻，增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。其中，凹槽202的宽度w3的方向与选择区20的宽度w1的方向相同。
80.s104，在选择区中形成凹槽。
81.通过光刻、刻蚀工艺，在选择区中形成深度和宽度满足需求的凹槽。
82.在其中一个实施例中，在选择区20的宽度w1的方向上，凹槽202的侧壁与选择区20的边缘之间的距离d1不小于0.06微米。通过设置距离d1不小于0.06微米，可以避免形成凹槽的过程中，因工艺偏差导致凹槽202在选择区20的宽度w1的方向上超出选择区20的边缘的问题。
83.在其他实施例中，可以根据实际工艺制程设置距离d1的数值，在选择区20的宽度w1不变的情况下，距离d1越小，凹槽20的宽度w3越大，填入凹槽20的选择栅204的有效宽度(选择栅204在沿凹槽20的宽度w3的方向上的截面与凹槽202接触的总长度)越长，对eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的增加越明显。
84.在其中一个实施例中，选择区20关于凹槽202的中心线左右对称。
85.在其中一个实施例中，凹槽202的宽度w3小于凹槽204的长度l1；其中，凹槽202的长度l1的方向平行于选择区20和存储区30的连线方向。即凹槽202为沿选择区20和存储区30的连线方向的纵向凹槽。
86.在其中一个实施例中，凹槽202的宽度w3和/或凹槽202的深度d1小于或等于选择区20的宽度w1的一半。其中，选择区20的宽度w1的方向和凹槽202的宽度w3的方向相同。
87.在其中一个实施例中，步骤s104之前还包括：
88.形成选择隔离结构208，相邻的选择区20被选择隔离结构208分隔；其中，选择隔离结构208的宽度w4不小于eeprom器件的关键尺寸，选择隔离结构208的宽度w4的方向垂直于选择区20和存储区30的连线方向。
89.在其中一个实施例中，选择隔离结构208的宽度w4和选择区20的宽度w1的和等于预设值，当选择区20的宽度w1增大时，选择隔离结构208的宽度w4减小，预设值是与eeprom器件的尺寸相关的参数。
90.在其中一个实施例中，选择隔离结构208的宽度w4小于或等于相邻的存储区30之间在宽度w4的方向上的距离。
91.在其中一个实施例中，所述预设值等于选择区20和存储区30的连线方向上相邻的存储区30同一方向的沿连线方向的侧边之间的距离。
92.s106，形成选择栅和浮栅，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上。
93.在其中一个实施例中，通过同一步骤形成多晶硅结构的选择栅204和浮栅302。
94.在其中一个实施例中，在垂直于选择区20和存储区30的连线方向的剖面上，凹槽202为上宽下窄的结构，例如倒梯形结构。通过该设置可以在增加凹槽202的深度的同时，避免填入凹槽202中的选择栅204中出现空洞的问题。实际应用中，可以根据工艺需要设置凹槽202的形状、深度d1和宽度w3。
95.在其中一个实施例中，步骤s106之后还包括：在浮栅302上形成控制栅304，其中，选择区20和存储区30的分界面40与控制栅304靠近选择栅204一端304a之间的距离d2等于分界面40与选择栅204靠近控制栅304一端204a之间的距离d3，通过该设置可以避免凹槽202对控制栅304的影响。
96.在其中一个实施例中，步骤s106之后还包括：形成位线接触孔206和源线接触孔306的步骤。其中，位线接触孔206形成于远离浮栅302一侧的选择区20中；选择栅204在选择区20上表面的投影，以及凹槽202远离浮栅302的一端均与位线接触孔206之间具有一定的距离。源线接触孔306形成于远离选择栅204一侧的存储区30中；控制栅304在存储区30上表面的投影，以及浮栅302在存储区30上表面的投影均与源线接触孔306之间具有一定的距离；源线接触孔306和位线接触孔206的连线方向平行于选择区20和存储区30的连线方向。
97.上述eeprom器件的制备方法，衬底包括选择区和存储区，在选择区中形成凹槽，然后形成选择栅和浮栅，选择栅形成于选择区上且填入凹槽中，浮栅形成于存储区上，使得凹槽的侧壁和底部均为与选择栅对应的沟道的一部分，与选择栅直接形成在选择区的上表面相比，在选择栅投影在选择区上表面的投影面积不变的情况下，增加了选择栅的有效宽度，降低了选择栅的电阻，从而达到增加eeprom器件中由选择区的选择栅和存储区的浮栅构成的存储单元的单元电流的目的。
98.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
99.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来
说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。