半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.mos晶体管是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。在上述mos晶体管的制造流程中，由于栅极结构会直接影响到mos晶体管的主要电学性能，因此，在工艺过程中需特别关注栅极结构的各项指标。
3.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，线宽粗糙度(line width roughness，lwr)对集成电路加工工艺的影响已不能忽略，成为严重制约集成电路及其相关产业持续民展的瓶颈因素之一。尤其是栅极结构的线宽粗糙度可导致电压阈值(vt)失配及沟道截止漏电流(loff)高的问题，因此，使得栅极结构的线宽尺寸达到工艺需求的均一性，是非常重要的工艺目标。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善栅极结构的形貌和线宽尺寸均一性。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部；层间介质层，位于所述基底上；栅极开口，位于所述层间介质层中，所述栅极开口横跨所述鳍部，并露出所述鳍部的部分顶部和部分侧壁；填充层，填充于所述栅极开口侧壁和所述鳍部侧壁的拐角处；栅极结构，位于所述填充层露出的剩余栅极开口中。
6.可选的，所述填充层的材料包括氮化硅、含碳的氮化硅和含氧的氮化硅中的一种或多种。
7.可选的，所述栅极结构包括金属栅极结构。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述鳍部，并露出所述鳍部的部分顶部和部分侧壁；在所述栅极开口侧壁和所述鳍部侧壁形成填充层，所述填充层用于填充所述栅极开口侧壁和所述鳍部侧壁的拐角处；去除位于所述栅极开口侧壁和位于所述鳍部侧壁的所述填充层；去除位于所述栅极开口侧壁和位于所述鳍部侧壁的所述填充层后，在所述栅极开口内形成栅极结构。
9.可选的，去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层的方法包括：对所述填充层进行至少1次减薄处理；其中，所述减薄处理包括：将部分厚度的所述填充层
转化形成为牺牲层，所述牺牲层的耐刻蚀度小于所述填充层的耐刻蚀度；去除所述牺牲层。
10.可选的，对部分厚度的所述填充层进行等离子体处理，形成所述牺牲层。
11.可选的，所述等离子体处理采用的反应气体气体包括氨气和氢气的混合气体、氨气和氮气的混合气体或双(二乙基氨基)硅烷和氧气的混合气体。
12.可选的，所述等离子体处理的参数包括：处理时间为5分钟至10分钟。
13.可选的，去除所述牺牲层的步骤中，所述牺牲层和填充层的刻蚀选择比大于20:1。
14.可选的，采用干法刻蚀工艺去除所述牺牲层。
15.可选的，所述干法刻蚀工艺包括：siconi刻蚀工艺或certas刻蚀工艺。
16.可选的，所述减薄处理的次数为1次至4次。
17.可选的，采用原子层沉积工艺形成所述填充层。
18.可选的，所述填充层的材料包括氮化硅、含碳的氮化硅和含氧的氮化硅中的一种或多种。
19.可选的，在所述栅极开口侧壁和所述鳍部侧壁形成填充层的步骤中，所述填充层位于所述栅极开口侧壁和所述鳍部侧壁的厚度为至
20.可选的，在每一次所述减薄处理的步骤中，所述牺牲层位于所述栅极开口侧壁和所述鳍部侧壁的厚度为至
21.可选的，在形成所述层间介质层之前，还包括：在所述基底上形成伪栅层，所述伪栅层横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；在所述伪栅层侧部的基底上形成所述层间介质层，所述层间介质层露出所述伪栅层的顶部；形成所述开口的步骤包括：去除所述伪栅层。
22.可选的，所述栅极结构包括金属栅极结构。
23.与现有技术相比，本发明实施例的技术方案具有以下优点：
24.本发明实施例提供的半导体结构，所述栅极开口侧壁和所述鳍部侧壁的拐角处有填充层，其中，在所述半导体结构的形成过程中，所述栅极结构形成于所述栅极开口中，当所述栅极开口中，靠近所述鳍部侧壁的部分的线宽尺寸较大，而远离所述鳍部侧壁的部分的线宽尺寸较小时，本发明实施例提供的位于所述栅极开口侧壁和所述鳍部侧壁的拐角处的填充层，填充了所述拐角处的凹陷(divot)，由于所述栅极结构的形貌由所述栅极开口的剩余空间决定，因此，使得所述栅极开口靠近所述鳍部侧壁的部分的线宽尺寸与远离所述鳍部侧壁的部分的线宽尺寸相近，从而使得形成于所述栅极开口中的所述栅极结构的侧壁垂直度较高，相应改善所述栅极结构的形貌，同时，使得所述栅极结构靠近所述鳍部侧壁的部分的线宽尺寸和远离所述鳍部侧壁的部分的线宽尺寸相近，所述栅极结构的线宽尺寸均一性较高。
25.本发明实施例提供的形成方法，在所述栅极开口侧壁和所述鳍部侧壁形成填充层，所述填充层用于填充所述栅极开口侧壁和所述鳍部侧壁的拐角处；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层后，在所述栅极开口内形成栅极结构。其中，当所述栅极开口中，靠近所述鳍部侧壁的部分的线宽尺寸较大，而远离所述鳍部侧壁的部分的线宽尺寸较小时，本发明实施例通过形成填充层，以填充所述栅极开口侧壁和所述鳍部侧壁的拐角处，即填充了所述拐角处的凹陷，由于所述栅极结构的形貌由所述栅极开口的剩余空间决定，因此，使得所述栅极
开口靠近所述鳍部侧壁的部分的线宽尺寸与远离所述鳍部侧壁的部分的线宽尺寸相近，从而使得形成于所述栅极开口中的所述栅极结构的侧壁垂直度较高，相应改善所述栅极结构的形貌，同时，使得所述栅极结构靠近所述鳍部侧壁的部分的线宽尺寸和远离所述鳍部侧壁的部分的线宽尺寸相近，所述栅极结构的线宽尺寸均一性较高。
附图说明
26.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
27.图5是本发明半导体结构一实施例的立体图；
28.图6是图5的俯视图；
29.图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的俯视结构示意图。
具体实施方式
30.目前栅极结构的形貌质量和线宽尺寸均一性仍有待提高。现结合一种半导体结构的形成方法分析栅极结构的形貌质量和线宽尺寸均一性仍有待提高的原因。
31.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
32.参考图1，图1是在鳍部顶部位置处的立体图，提供基底(未标示)，包括衬底10以及凸出于所述衬底10的鳍部12，所述鳍部12露出的衬底10上形成有隔离结构11，所述隔离结构11覆盖所述鳍部12的部分侧壁，所述隔离结构11上形成有横跨所述鳍部12的伪栅层16，所述伪栅层16覆盖所述鳍部12的部分顶部和部分侧壁，所述伪栅层16侧部的隔离结构11上形成有层间介质层13，所述层间介质层13露出所述伪栅层16的顶部。
33.需要说明的是，图1是在鳍部顶部位置处的立体图，因此，图1中的伪栅层16的顶部和鳍部12的顶部相齐平，图1中未示意出高于鳍部12顶部的伪栅层16和层间介质层13。
34.还需要说明的是，所述伪栅层16和所述鳍部12之间还形成有伪栅氧化层15。
35.结合参考图2和图3，图2是基于图1的立体图，图3是图2的俯视图，去除所述伪栅层16(如图1所示)，在所述层间介质层13中形成栅极开口20，所述栅极开口20横跨所述鳍部12，并露出所述鳍部12的部分顶部和部分侧壁。
36.去除所述伪栅层16后，还包括：去除所述栅极开口20露出的伪栅氧化层15。
37.参考图4，图4是基于图3的俯视图，在所述栅极开口20(如图3所示)中形成栅极结构21。
38.在形成所述伪栅层16时，所述伪栅层16通过对伪栅材料层进行刻蚀所形成，在靠近所述鳍部12侧壁处，所述伪栅层16容易产生足部(footing)缺陷，因此，所述伪栅层16在靠近所述鳍部12侧壁的部分的线宽尺寸较大，而远离所述鳍部12侧壁的部分的线宽尺寸较小。
39.所述栅极开口20由去除所述伪栅层16形成，因此，所述栅极开口20中靠近所述鳍部12侧壁的部分的线宽尺寸较大，而远离所述鳍部12侧壁的部分的线宽尺寸较小，且在所述栅极开口20侧壁和鳍部12侧壁的拐角处具有凹陷(divot)，从而导致所述栅极开口20的形貌质量和线宽尺寸均一性较差。
40.所述栅极结构21形成于所述栅极开口20，因此，所述栅极结构21的形貌由所述栅
极开口20的空间决定，从而导致所述栅极结构21在靠近所述鳍部12侧壁的部分的线宽尺寸较大，而远离所述鳍部12侧壁的部分的线宽尺寸较小，所述栅极结构21在靠近所述鳍部12侧壁的部分的线宽尺寸和远离所述鳍部12侧壁的部分的线宽尺寸相差较大，在所述鳍部12侧壁位置处，所述栅极结构21具有足部(footing)缺陷，所述栅极结构21的侧壁垂直度较低，因此，所述栅极结构21形貌质量和线宽尺寸均一性也较差。
41.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述鳍部，并露出所述鳍部的部分顶部和部分侧壁；在所述栅极开口侧壁和所述鳍部侧壁形成填充层，所述填充层用于填充所述栅极开口侧壁和所述鳍部侧壁的拐角处；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层后，在所述栅极开口内形成栅极结构。
42.本发明实施例提供的形成方法，在所述栅极开口侧壁和所述鳍部侧壁形成填充层，所述填充层用于填充所述栅极开口侧壁和所述鳍部侧壁的拐角处；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层；去除位于所述栅极开口侧壁和所述鳍部侧壁的所述填充层后，在所述栅极开口内形成栅极结构。其中，当所述栅极开口中，靠近所述鳍部侧壁的部分的线宽尺寸较大，而远离所述鳍部侧壁的部分的线宽尺寸较小时，本发明实施例通过形成填充层，以填充所述栅极开口侧壁和所述鳍部侧壁的拐角处，即填充了所述拐角处的凹陷，由于所述栅极结构的形貌由所述栅极开口的剩余空间决定，因此，使得所述栅极开口靠近所述鳍部侧壁的部分的线宽尺寸与远离所述鳍部侧壁的部分的线宽尺寸相近，从而使得形成于所述栅极开口中的所述栅极结构的侧壁垂直度较高，相应改善所述栅极结构的形貌，同时，使得所述栅极结构靠近所述鳍部侧壁的部分的线宽尺寸和远离所述鳍部侧壁的部分的线宽尺寸相近，从而使得所述栅极结构的线宽尺寸均一性较高。
43.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
44.结合参考图5和图6，图5示出了本发明半导体结构一实施例的立体图，图6是图5的俯视图。
45.需要说明的是，图5是在鳍部顶部位置处的立体图，因此，图5中的层间介质层和栅极结构的顶部和鳍部顶部相齐平，图5中未示意出高于鳍部顶部的栅极结构和层间介质层。相应的，图6是在鳍部顶部位置处的俯视图。
46.所述半导体结构包括：基底，包括衬底101以及凸出于所述衬底101的鳍部121；层间介质层131，位于所述基底上；栅极开口(未标示)，位于所述层间介质层131中，所述栅极开口横跨所述鳍部121，并露出所述鳍部121的部分顶部和部分侧壁；填充层221，填充于所述栅极开口的侧壁241和所述鳍部121的侧壁141的拐角处；栅极结构211，位于所述填充层221露出的剩余栅极开口中。
47.本发明实施例提供的半导体结构，所述栅极开口的侧壁241和所述鳍部121的侧壁141的拐角处有填充层221，其中，在所述半导体结构的形成过程中，所述栅极结构211形成于所述栅极开口中，当所述栅极开口中，靠近所述鳍部121侧壁141的部分的线宽尺寸较大，而远离所述鳍部121侧壁141的部分的线宽尺寸较小时，也就是说，当所述栅极开口侧壁241
和所述鳍部121侧壁141的拐角处具有凹陷时，本发明实施例提供的位于所述栅极开口侧壁241和所述鳍部121侧壁141的拐角处的填充层221，填充了所述拐角处的凹陷，由于所述栅极结构211的形貌由所述栅极开口的剩余空间决定，因此，使得所述栅极开口靠近所述鳍部121侧壁141的部分的线宽尺寸与远离所述鳍部121侧壁141的部分的线宽尺寸相近，从而使得形成于所述栅极开口中的所述栅极结构211的侧壁垂直度较高，相应改善所述栅极结构211的形貌，同时，使得所述栅极结构211靠近所述鳍部121侧壁141的部分的线宽尺寸和远离所述鳍部121侧壁141的部分的线宽尺寸相近，所述栅极结构211的线宽尺寸均一性较高。
48.本实施例中，所述半导体结构为鳍式场效应晶体管(finfet)。所述基底包括衬底101以及凸出于衬底101的鳍部121。
49.所述衬底101为所述半导体结构的形成工艺提供工艺操作基础。
50.本实施例中，所述衬底101的材料为硅，在其他实施例中，所述衬底101的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底101还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述衬底101的材料可以是适宜于工艺需要或易于集成的材料。
51.本实施例中，所述鳍部121的材料与所述衬底101的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还可以为缘体上的硅衬底或者绝缘体上的锗衬底。
52.本实施例中，所述基底还包括：隔离结构111，位于所述鳍部121露出的衬底101上，所述隔离结构111覆盖所述鳍部121的部分侧壁。所述隔离结构111为浅沟槽隔离结构，所述隔离结构111用于实现不同器件区之间的隔绝作用。所述隔离结构111的材料包括氧化硅。
53.所述层间介质层131用于实现相邻晶体管之间的电隔离。
54.本实施例中，所述层间介质层131还用于为形成所述栅极开口提供工艺平台。
55.所述层间介质层131的材料为绝缘材料。本实施例中，所述层间介质层131的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
56.本实施例中，所述栅极开口用于为形成所述栅极结构211提供空间位置。
57.本实施例中，所述填充层221用于填充所述栅极开口侧壁241和所述鳍部121侧壁141的拐角处。具体地，所述填充层221用于填充所述拐角处的凹陷。
58.本实施例中，所述填充层221的材料包括氮化硅、含碳的氮化硅和含氧的氮化硅中的一种或多种。
59.所述氮化硅、含碳的氮化硅和含氧的氮化硅的材料性质稳定、耐刻蚀度较高，填充于拐角处后较稳固，不易脱落或被损耗。
60.所述栅极结构211为器件栅极结构，用于控制所述形成晶体管的沟道的开启或关断。
61.本实施例中，所述栅极结构211相应横跨所述鳍部121，并覆盖所述鳍部121的部分顶部和部分侧壁。
62.本实施例中，所述栅极结构211为金属栅极结构。
63.本实施例中，所述栅极结构211包括高k栅介质层(未标示)、位于高k栅介质层上的功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
64.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大
于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
65.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
66.所述栅电极层用于将栅极结构211的电性引出。本实施例中，所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
67.本实施例中，所述半导体结构还包括：伪栅氧化层151，位于所述层间介质层131和鳍部121之间。其中，所述伪栅氧化层151的材料可以为氧化硅。
68.需要说明的是，在所述半导体结构的形成过程中，所述栅极结构211的位置处形成有伪栅层，且通过去除伪栅层的方式形成所述栅极开口，随后在所述栅极开口中形成所述栅极结构211。所述伪栅层和鳍部121之间还形成有伪栅氧化层151，去除伪栅层后，还会去除所述栅极开口露出的伪栅氧化层151，其中，在去除所述栅极开口露出的伪栅氧化层151的过程中，容易恶化所述栅极开口侧壁241和所述鳍部121侧壁141的拐角处的凹陷问题。
69.还需要说明的是，根据工艺需求，所述栅极结构211和鳍部121之间还可以形成有栅氧化层(未标示)。其中，所述栅氧化层的材料可以为氧化硅。
70.图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
71.结合参考图7至图9，图7和图8为立体图，图9为图8的俯视图，提供基底(未标示)，包括衬底100以及凸出于所述衬底100的鳍部120，所述基底上形成有层间介质层130，所述层间介质层130中形成有栅极开口200，所述栅极开口200横跨所述鳍部120，并露出所述鳍部120的部分顶部和部分侧壁。
72.需要说明的是，图7和图8是在鳍部顶部位置处的立体图，因此，图7和图8中的层间介质层和栅极结构的顶部和鳍部顶部相齐平，图7和图8中未示意出高于鳍部顶部的栅极结构和层间介质层。相应的，图9是在鳍部顶部位置处的俯视图。
73.本实施例中，所形成的半导体结构为鳍式场效应晶体管(finfet)。所述基底包括衬底100以及凸出于所述衬底100的鳍部120。
74.所述衬底100为后续工艺提供工艺操作基础。
75.本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底100还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述衬底100的材料可以是适宜于工艺需要或易于集成的材料。
76.本实施例中，所述鳍部120的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还可以为缘体上的硅衬底或者绝缘体上的锗衬底。
77.本实施例中，所述基底还包括：隔离结构110。位于所述鳍部120露出的衬底100上，所述隔离结构110覆盖所述鳍部120的部分侧壁。所述隔离结构110为浅沟槽隔离结构，所述
隔离结构110用于实现不同器件区之间的隔绝作用。所述隔离结构110的材料包括氧化硅。
78.所述层间介质层130用于实现相邻晶体管之间的电隔离，本实施例中，所述层间介质层130还用于为形成所述栅极开口200提供工艺平台。
79.所述层间介质层130材料为绝缘材料。本实施例中，所述层间介质层130的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
80.本实施例中，所述栅极开口200用于为后续形成栅极结构提供空间位置。
81.本实施例中，采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺形成栅极结构，因此，所述栅极开口200通过去除伪栅层的方式形成。
82.因此，如图7所示，本实施例中，在形成所述层间介质层130之前，还包括：在所述基底上形成伪栅层160，所述伪栅层160横跨所述鳍部120，并覆盖所述鳍部120的部分顶部和部分侧壁。
83.所述伪栅层160用于为后续形成所述栅极结构占据空间位置。
84.本实施例中，所述伪栅层160的材料为多晶硅或无定形硅。
85.具体地，形成所述伪栅层160的步骤包括：形成覆盖所述基底的伪栅材料层；刻蚀所述伪栅材料层，形成横跨所述鳍部120的伪栅层160。
86.需要说明的是，在形成所述伪栅层160时，所述伪栅层160通过刻蚀所述伪栅材料层获得，在靠近所述鳍部120侧壁处，所述伪栅层160容易产生足部(footing)缺陷，因此，所述伪栅层160在靠近所述鳍部120侧壁的部分的线宽尺寸较大，而远离所述鳍部120侧壁的部分的线宽尺寸较小。
87.还需要说明的是，在形成所述伪栅层160之前，所述形成方法还包括：在所述鳍部120表面形成伪栅氧化层150。
88.本实施例中，所述伪栅氧化层150的材料为氧化硅。
89.如图7所示，在所述伪栅层160侧部的基底100上形成所述层间介质层130，所述层间介质层130露出所述伪栅层160的顶部。
90.如图8和图9所示，形成所述栅极开口200的步骤包括：去除所述伪栅层160。
91.由于所述伪栅层160在靠近所述鳍部120侧壁240的部分有足部(footing)缺陷，因此，去除所述伪栅层160后，在所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处容易形成有凹陷。
92.本实施例中，去除所述伪栅层160后，还包括：去除所述栅极开口200露出的所述伪栅氧化层150。
93.其中，所述栅极开口200露出的所述伪栅氧化层150的线宽尺寸更大，因此去除所述栅极开口200露出的所述伪栅氧化层150后，又增大了所述栅极开口200靠近所述鳍部120侧壁140部分的线宽尺寸，使得所述栅极开口200靠近所述鳍部120侧壁140部分和远离所述鳍部120侧壁140部分的线宽尺寸不均一性更为严重。
94.参考图10，图10为俯视图，在所述栅极开口200侧壁240和所述鳍部120侧壁140形成填充层220，所述填充层220用于填充所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处。
95.后续在所述栅极开口200中形成栅极结构，当所述栅极开口200中，靠近所述鳍部120侧壁140的部分的线宽尺寸较大，而远离所述鳍部120侧壁140的部分的线宽尺寸较小
时，本实施例通过形成填充层220，以填充所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处，即填充了所述拐角处的凹陷。后续去除位于所述栅极开口200侧壁240和位于所述鳍部120侧壁140的所述填充层220后，留下填充所述拐角处的凹陷的所述填充层220，由于所述栅极结构的形貌由所述栅极开口200的剩余空间决定，因此，使得所述栅极开口200靠近所述鳍部120侧壁140的部分的线宽尺寸与远离所述鳍部120侧壁140的部分的线宽尺寸相近，从而使得形成于所述栅极开口200中的所述栅极结构的侧壁垂直度较高，相应改善所述栅极结构的形貌，同时，使得所述栅极结构靠近所述鳍部120侧壁140的部分的线宽尺寸和远离所述鳍部120侧壁140的部分的线宽尺寸相近，所述栅极结构的线宽尺寸均一性较高。
96.本实施例中，采用原子层沉积工艺形成所述填充层220。
97.所述原子层沉积工艺具有良好的间隙填充能力，从而能够使得所述填充层220填充于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处，采用所述低温原子层沉积工艺对所述拐角处具有较好的填充效果，并且，所述低温原子层沉积工艺能够精确控制薄膜厚度，达到工艺需求。
98.相应的，本实施例中，在所述栅极开口200侧壁240和所述鳍部120侧壁140形成填充层220的步骤中，所述填充层220保形覆盖所述栅极开口200的底部和侧壁。
99.当所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处具有边缘凹陷(divot)时，随着所述填充层220所对应材料的沉积，在所述拐角处，位于所述栅极开口200侧壁240的填充层220和位于所述鳍部120侧壁140的填充层220相接触，从而填充满所述拐角处的凹陷。
100.本实施例中，所述填充层220的材料包括氮化硅、含碳的氮化硅和含氧的氮化硅中的一种或多种。
101.所述氮化硅、含碳的氮化硅和含氧的氮化硅的材料性质稳定，填充于拐角处后较稳固，且不易脱落或被损耗。
102.本实施例中，在所述栅极开口200侧壁240和所述鳍部120侧壁140形成填充层220的步骤中，所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度均为至
103.所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度不能过大，也不能过小。如果所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度过大，则在后续制程中，不利于去除位于所述栅极开口200侧壁240和所述鳍部120侧壁140的填充层220，如果所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度过小，则在形成所述填充层200时，所述填充层200对所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的填充效果不理想，从而容易达不到填充满所述拐角处的工艺需求。本实施例中，所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度均为至例如，所述填充层220位于所述栅极开口200侧壁240和所述鳍部120侧壁140的厚度均为
104.结合参考图11至图13，去除位于所述栅极开口200侧壁240和位于所述鳍部120侧壁140的所述填充层220。
105.为不影响后续形成的所述栅极结构与所述鳍部120的连接，需去除所述鳍部120侧
壁140上的所述填充层220，所述栅极开口200侧壁240上形成的所述填充层与所述鳍部120侧壁140上的所述填充层220厚度相同，因此可以一同去除。
106.而且，由于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处具有凹陷，所述凹陷的边界相对于所述栅极开口200侧壁240凹进，所述填充层220填充于所述凹陷内，因此，位于所述凹陷中的所述填充层220能够被保留下来。
107.具体地，结合参考图11和图12，去除位于所述栅极开口200侧壁240和所述鳍部120侧壁140的所述填充层220的方法包括：对所述填充层220进行至少1次减薄处理。
108.对所述填充层220进行至少1次减薄处理，是为了去除位于所述鳍部120侧壁140的所述填充层220，从而露出所述鳍部120侧壁140，进而为后续形成栅极结构做准备。
109.所述减薄处理的次数为1次至4次。所述减薄处理的次数不能过多，如果所述减薄处理的次数过多，则会增加工艺的繁琐程度，也有可能会损伤所述鳍部120。
110.本实施例中，所述减薄处理的次数为2次。通过采用2次所述减薄处理，每一次减薄处理用于去除部分厚度的填充层220，从而能够更精确地控制减薄处理的过程，也不至于因处理次数过多而造成工艺过程繁琐。
111.具体地，参考图11，所述减薄处理包括：将部分厚度的所述填充层220转化形成为牺牲层230，所述牺牲层230的耐刻蚀度小于所述填充层220的耐刻蚀度。
112.将部分厚度的所述填充层220转化形成为牺牲层230，所述牺牲层230的耐刻蚀度小于所述填充层220的耐刻蚀度，有利于后续制程中刻蚀去除所述牺牲层230，使得所述牺牲层230易于被去除。
113.本实施例中，在每一次所述减薄处理的步骤中，所述牺牲层230位于所述栅极开口220侧壁240和所述鳍部120侧壁140的厚度为至
114.所述牺牲层230的厚度不能过小也不能过大。如果所述牺牲层230的厚度过小，则会过多地增加所述减薄处理的次数，导致工艺繁琐；如果所述牺牲层230的厚度过大，则有可能会使得位于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的所述填充层220过多地转化为所述牺牲层230，从而导致所述拐角处的填充层220在后续制程中被去除过多，进而无法填充满所述拐角处。
115.本实施例中，对部分厚度的所述填充层220进行等离子体处理，从而将部分厚度的所述填充层220转化成所述牺牲层230。
116.所述等离子体处理具备在大空间形成牺牲层230的速率较快、而在小空间形成牺牲层230的速率较慢的特性，因此，在同样的时间内，在形成所述牺牲层230时，在位于所述栅极开口200侧壁240和所述鳍部120侧壁140上的所述填充层220上空间较大，因此形成的所述牺牲层230较厚，而在位于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的所述填充层220上空间较小，因此形成的所述牺牲层230较薄，则在后续多次减薄处理去除所述牺牲层230时，能够使得位于所述栅极开口200侧壁240和所述鳍部120侧壁140上的所述填充层220已去除干净，而同时保留了位于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的所述填充层220。
117.所述等离子体处理采用的反应气体包括氨气和氢气的混合气体、氨气和氮气的混合气体或双(二乙基氨基)硅烷和氧气的混合气体。本实施例中，所述等离子体处理采用的反应气体为双(二乙基氨基)硅烷和氧气的混合气体。采用的反应气体为双(二乙基氨基)硅
烷和氧气的混合气体进行等离子处理，以双(二乙基氨基)硅烷作为等离子体轰击处理表面，以氧气作为氧化作用，形成所述牺牲层的过程中，易于控制所述牺牲层的生长速度，进而易于控制所述牺牲层的厚度。
118.所述等离子体处理的参数包括：处理时间为5分钟至10分钟。
119.所述等离子体处理的处理时间不能过长，也不能过短。如果所述等离子体处理的处理时间过长，则会导致形成的所述牺牲层230过厚，则有可能会使得位于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的所述填充层220过多地转化为所述牺牲层230，从而导致所述拐角处的填充层220在后续制程中被去除过多，进而无法填充满所述拐角处；如果所述等离子体处理的处理时间过短，则会导致形成的所述牺牲层230过薄，则在对所述填充层220进行减薄处理时，会过多地增加所述减薄处理的次数，导致工艺繁琐。
120.结合参考图12和图13，所述减薄处理还包括：去除所述牺牲层230(如图11所示)。
121.通过去除所述牺牲层230，以露出剩余填充层220，从而为下一次减薄处理做准备；或者，用于露出鳍部120侧壁140，从而为形成栅极结构做准备。
122.本实施例中，去除所述牺牲层230的步骤中，所述牺牲层230和填充层220的刻蚀选择比大于20:1。
123.所述牺牲层230和所述填充层220的刻蚀选择比较大，有利于刻蚀去除所述牺牲层230，而减少对所述填充层220的损伤，从而保护位于所述栅极开口200侧壁240和所述鳍部120侧壁140的拐角处的所述填充层220较好地填充所述拐角处。
124.本实施例中，采用干法刻蚀工艺去除所述牺牲层230。
125.采用所述干法刻蚀工艺有利于提高所述牺牲层230和所述填充层220的刻蚀选择比。
126.本实施例中，所述干法刻蚀工艺包括：siconi刻蚀工艺或certas刻蚀工艺。
127.所述siconi刻蚀工艺或certas刻蚀工艺对于所述牺牲层230和所述填充层220具有较高的刻蚀选择比，有利于刻蚀去除所述牺牲层230而减少对所述填充层220的损伤，而且，siconi刻蚀工艺或certas刻蚀工艺的刻蚀速率均一性较高。
128.参考图13，去除位于所述栅极开口200侧壁240和位于所述鳍部120侧壁140的所述填充层220(如图12所示)后，保留位于所述栅极开口200侧壁240和位于所述鳍部120侧壁140的拐角处的填充层220。
129.去除位于所述栅极开口侧壁和位于所述鳍部120侧壁140的所述填充层220后，留下填充所述拐角处的凹陷内的所述填充层220，因此，使得所述栅极开口200靠近所述鳍部120侧壁140的部分的线宽尺寸与远离所述鳍部120侧壁140的部分的线宽尺寸相近，从而使得形成于所述栅极开口200中的所述栅极结构的侧壁垂直度较高，相应改善所述栅极结构的形貌，同时，使得所述栅极结构靠近所述鳍部120侧壁140的部分的线宽尺寸和远离所述鳍部120侧壁140的部分的线宽尺寸相近，所述栅极结构的线宽尺寸均一性较高。
130.需要说明的是，在其他实施例中，当所述栅极开口侧壁的垂直度较高时，也就是说，所述栅极开口侧壁和所述鳍部侧壁的拐角处未形成有凹陷时，去除位于所述栅极开口侧壁和位于所述鳍部侧壁的所述填充层后，所述栅极开口中也可以不含有所述填充层。
131.参考图14，去除位于所述栅极开口200侧壁240和位于所述鳍部120侧壁140的所述填充层220后，在所述栅极开口200(如图13所示)内形成栅极结构210。
132.本实施例中，所述栅极结构210包括金属栅极结构。
133.本实施例中，所述栅极结构210包括高k栅介质层(未标示)、位于高k栅介质层上的功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
134.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
135.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
136.所述栅电极层用于将栅极结构210的电性引出。本实施例中，所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
137.需要说明的是，根据工艺需求，所述栅极结构210和鳍部120之间还可以形成有栅氧化层(未标示)。其中，所述栅氧化层的材料可以为氧化硅。
138.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。