半导体结构、形成方法以及红外热电堆探测器与流程

1.本发明涉及半导体领域，尤其涉及一种半导体结构、形成方法以及红外热 电堆探测器。


背景技术：

2.热成像和传感技术成为抵御病毒的重要防线之一。
3.热成像和传感技术通常是非接触式测温，其基于热辐射原理或电磁原理， 测温时，感温元件不直接与被测介质接触，通过辐射实现热交换，达到测温的 目的，例如，红外测温仪、光学高温计等。非接触式测温方法包括辐射测温﹑ 激光测温及红外热成像等。
4.红外热电堆探测器则属于非接触式红外辐射测温装置，主要是利用塞贝克 效应(seebeck效应)来检测温度的变化，其通常都包括多组热电偶对，并且 采用微机电系统(mems，micro-electro-mechanical system)技术制作的悬空 结构。mems简单实用的结构，使热电堆探测器实现小型化、低成本、高精度 成为可能，并且能够完成许多光电型探测器所不能完成的任务。其利用光-热
‑ꢀ
电转化探测原理，通过电压信号来测得温度，可以有效弥补高温条件下热电偶 测量存在的问题。
5.然而，现有的红外热电堆探测器的成本有待进一步降低，良率有待进一步 提高，红外热电堆探测器的电学性能有待进一步提高。


技术实现要素：

6.本发明解决的问题是提供一种半导体结构、形成方法以及红外热电堆探测 器，降低红外热电堆探测器的生产成本、提高红外热电堆探测器的良率，提高 红外热电堆探测器的电学性能。
7.为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供第 一晶圆，所述第一晶圆包括第一面和与所述第一面相背的第二面；在所述第一 面形成互连孔；提供第二晶圆，所述第二晶圆包括第三面和与所述第三面相背 的第四面；在所述第三面上形成器件层；将所述第一晶圆的第一面与器件层背 离所述第二晶圆的面相对设置，将所述第一晶圆与器件层和第二晶圆键合。
8.相应的，本发明还提供一种半导体结构，包括：第一晶圆，所述第一晶圆 包括第一面和与所述第一面相背的第二面，所述第一晶圆的所述第一面形成有 互连孔；器件层，位于所述第一晶圆的所述第一面上；第二晶圆，位于所述器 件层背离所述第一晶圆的一侧，所述第二晶圆包括与所述器件层接触的第三面 和与所述第三面相背的第四面。
9.相应的，本发明还提供一种红外热电堆探测器，包括：前述的所述半导体 结构。
10.与现有技术相比，本发明的技术方案具有以下优点：
11.本发明实施例提供的半导体结构的形成方法中，提供第一晶圆，所述第一 晶圆包括第一面和与所述第一面相背的第二面；在所述第一面形成互连孔；提 供第二晶圆，所述第二晶圆包括第三面和与所述第三面相背的第四面；在所述 第三面上形成器件层；将所述
第一晶圆的第一面与器件层背离所述第二晶圆的 面相对设置，将所述第一晶圆与器件层和第二晶圆键合。本发明实施例中，所 述第一晶圆的互连孔，在所述第一晶圆与器件层和第二晶圆键合前已经形成， 形成所述互连孔的过程中，即使出现机台异常等不可避免的偶然故障，仅第一 晶圆需要报废，与将所述第一晶圆与器件层和第二晶圆键合后，在所述第一晶 圆的第二面形成贯穿第一晶圆的硅通孔的情况相比，避免了第一晶圆、器件层 以及第二晶圆均被报废的情况，能够降低半导体结构的生产成本。且本发明实 施例，与将所述第一晶圆与器件层和第二晶圆键合后，在所述第一晶圆的第二 面形成贯穿第一晶圆的硅通孔的情况相比，在所述第一面形成互连孔的步骤中， 所述第一晶圆还未与其他器件或晶圆键合，且互连孔为盲孔，互连孔的深度较 小，能够降低所述互连孔的形成难度，提高所述互连孔的形成质量，有利于提 高半导体结构的良率，相应有利于提高半导体结构的电学性能。
12.本发明实施例提供的红外热电堆探测器包括所述半导体结构，所述半导体 结构中的互连孔在第一晶圆与器件层和第二晶圆键合前已经形成，形成所述互 连孔的过程中，即使出现机台异常等不可避免的偶然故障，仅第一晶圆需要报 废，避免了第一晶圆、器件层以及第二晶圆均被报废的情况，能够降低半导体 结构的生产成本，相应的，所述红外热电堆探测器的生产成本也得到了降低； 因为形成的互连孔的深度较小，能够降低所述互连孔的形成难度，提高所述互 连孔的形成质量，有利于提高半导体结构的电学性能，有利于提高半导体结构 的良率，也有利于使得红外热电堆探测器的电学性能也得到了提高。
附图说明
13.图1至8是一种半导体结构的形成方法中各步骤对应的结构示意图；
14.图9是本发明半导体结构一实施例的结构示意图；
15.图10至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结 构示意图。
具体实施方式
16.由背景技术可知，现有的红外热电堆探测器的成本有待进一步降低，良率 有待进一步提高，电学性能有待进一步提高，所述红外线热电堆探测器包括半 导体结构，现结合一种半导体结构的形成方法来分析红外热电堆探测器的良率 低、成本高以及电学性能有待提高的原因。
17.参考图1至图8，是一种半导体结构的形成方法中各步骤对应的结构示意 图。
18.如图1所示，提供第一晶圆1；在所述第一晶圆1上形成焊盘4(pad)；在 所述第一晶圆1和焊盘4上形成热电堆结构8，所述热电堆结构8包括与所述 第一晶圆1接触的第一面11和与所述第一面11相背的第二面12。
19.如图2所示，提供第二晶圆2，是第二晶圆2包括第三面21和与所述第三 面21相背的第四面22，所述第三面21上具有第一凹槽5。
20.如图3所示，采用熔融键合(fusion bonding)工艺将所述热电堆结构8的 第二面12与所述第二晶圆2的第三面21键合。
21.如图4所示，利用减薄处理去除所述第一晶圆1。
22.如图5所示，提供第三晶圆3，所述第三晶圆3包括第五面31和与所述第 五面31相对的第六面32，所述第三晶圆3的第五面31上形成有第二凹槽6； 在所述第二凹槽6两侧的所述第五面31上形成第一互连结构7，所述第一互连 结构7与所述焊盘4相对应。
23.如图6所示，采用金属键合工艺(metal bonding)将所述第一互连结构7 和所述焊盘4相键合。
24.如图7所示，从所述第三晶圆3的第六面32对所述第三晶圆3进行减薄处 理，去除部分厚度的所述第三晶圆3；对所述第三晶圆3进行减薄处理后，采 用硅穿孔(through silicon via，tsv)工艺刻蚀所述第三晶圆3，形成露出第 一互连结构7的第一通孔(图中未示出)；在所述第一通孔的侧壁以及所述第六 面上形成绝缘层13；形成所述绝缘层13后，在所述第三晶圆3上以及所述第 一通孔的底面和侧壁上形成第二互连结构14；形成覆盖第二互连结构14和第 一通孔的保护层15；刻蚀所述保护层15，形成露出所述第二互连结构14的第 二通孔；采用凸点加工(bump)工艺在所述第二通孔中形成凸块下金属层16， 所述凸块下金属层16凸立于所述保护层15上；在所述凸块下金属层16上形成 锡球17。
25.所述保护层15的材料包括聚酰亚胺(pi)。
26.如图8所示，在所述第二晶圆2的第四面22上形成增透膜18。
27.所述第一通孔和第二互连结构14是在第二晶圆2和第三晶圆3键合之后形 成的(tsv/rdl last)，从第六面32刻蚀所述第三晶圆3形成第一通孔的步骤 包括：在所述第六面32上形成光刻胶层，所述光刻胶层具有露出所述第六面 32的开口；以所述光刻胶层为掩膜刻蚀所述第三晶圆3，形成第一通孔。形成 所述第一通孔的步骤中，因为此时第三晶圆3已经与第二晶圆2键合，若出现 机台异常等不可避免的偶然故障，所述第一通孔易存在缺陷，会导致与第三晶 圆3连接的热电堆结构8以及第二晶圆2一同报废，导致半导体结构的良率较 低，相应的导致红外热电堆探测器的生产成本较高。
28.此外，所述第一互连结构7和所述焊盘4之间采用金属键合工艺进行键合， 绝缘层13在第一互连结构7和所述焊盘4键合之后形成，形成所述绝缘层13 的过程中，若选用工艺温度较高的工艺，会降低第一互连结构7和所述焊盘4 之间的键合强度，半导体结构的电学性能不佳，相应的导致红外热电堆探测器 的可靠性降低。
29.所述凸块下金属层16的形成步骤包括：刻蚀所述保护层15，在所述保护 层15中形成露出第二互连结构14的通槽(图中未示出)；采用电镀工艺在通槽 中形成凸块下金属层16。所述保护层15采用旋涂工艺形成，所述第一通孔的 深宽比较大，形成所述保护层15的步骤中，保护层15中的孔隙(void)不易 及时排出，在采用电镀工艺形成凸块下金属层16的过程中，受电镀工艺温度的 影响，保护层15中的孔隙会破裂，孔隙破裂处易被电镀形成凸块下金属层16， 凸块下金属层16形成在预先未规划的区域，导致电镀异常，相应的凸块下金属 层16易与其他膜层发生桥接，导致半导体结构的电学性能不佳。
30.为了解决所述技术问题，本发明提供一种半导体结构的形成方法，提供第 一晶圆，所述第一晶圆包括第一面和与所述第一面相背的第二面；在所述第一 面形成互连孔；提供第二晶圆，所述第二晶圆包括第三面和与所述第三面相背 的第四面；在所述第三面上形成器件层；将所述第一晶圆的第一面与器件层背 离所述第二晶圆的面相对设置，将所述第一晶圆与器件层和第二晶圆键合。本 发明实施例中，所述第一晶圆的互连孔，在所述第一晶圆与器件层和第二晶圆 键合前已经形成，形成所述互连孔的过程中，即使出现机台异
常等不可避免的 偶然故障，仅第一晶圆需要报废，与将所述第一晶圆与器件层和第二晶圆键合 后，在所述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相比，避免了 第一晶圆、器件层以及第二晶圆均被报废的情况，能够降低半导体结构的生产 成本。且本发明实施例，与将所述第一晶圆与器件层和第二晶圆键合后，在所 述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相比，在所述第一面形 成互连孔的步骤中，所述第一晶圆还未与其他器件或晶圆键合，且互连孔为盲 孔，互连孔的深度较小，能够降低所述互连孔的形成难度，提高所述互连孔的 形成质量，有利于提高半导体结构的良率，相应，有利于提高半导体结构的电 学性能。
31.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对 本发明的具体实施例做详细的说明。
32.本发明提供一种半导体结构。参考图9，示出了本发明半导体结构一实施 例的结构示意图。
33.所述半导体结构包括：第一晶圆100，所述第一晶圆100包括第一面101 和与所述第一面101相背的第二面102，所述第一晶圆100的所述第一面101 形成有互连孔103；器件层300，位于所述第一晶圆100的所述第一面101上； 第二晶圆200，位于所述器件层300背离所述第一晶圆100的一侧，所述第二 晶圆200包括与所述器件层300接触的第三面201和与所述第三面201相背的 第四面202。
34.本发明实施例提供的半导体结构的形成方法包括：提供第一晶圆100，所 述第一晶圆100包括第一面101和与所述第一面101相背的第二面102；在所 述第一面101形成互连孔103；提供第二晶圆200，所述第二晶圆200包括第三 面201和与所述第三面201相背的第四面202；在所述第三面201上形成器件 层300；将所述第一晶圆100的第一面101与器件层300背离所述第二晶圆200 的面相对设置，将所述第一晶圆100与器件层300和第二晶圆200键合。本发 明实施例中的互连孔103，在所述第一晶圆100与器件层300和第二晶圆200 键合前已经形成，形成所述互连孔103的过程中，即使出现机台异常等不可避 免的偶然故障，仅第一晶圆100需要报废，与将所述第一晶圆与器件层和第二 晶圆键合后，在所述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相比， 避免了第一晶圆100、器件层300以及第二晶圆200均被报废的情况，能够降 低半导体结构的生产成本。且本发明实施例，与将所述第一晶圆与器件层和第 二晶圆键合后，在所述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相 比，在所述第一面101形成互连孔103的步骤中，所述第一晶圆100还未与其 他器件或晶圆键合，且互连孔103为盲孔，互连孔103的深度较小，能够降低 所述互连孔103的形成难度，提高所述互连孔103的形成质量，有利于提高半 导体结构的良率，相应有利于提高半导体结构的电学性能。
35.所述第一晶圆100为形成互连孔103和第一沟槽做准备。本实施例中，所 述第一晶圆100的材料为硅。其他实施例中，所述第一晶圆的材料还可以为锗、 锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一晶圆还能够为绝缘体 上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第一晶圆的材料可 以是适宜于工艺需要或易于集成的材料。
36.本实施例中，所述第一面101上示意出了两个所述互连孔103。其他实施 例中，所述第一面上的互连孔的数量还可以为一个或多于两个。
37.需要说明的是，本实施例中，所述互连孔103的侧壁与所述第一面101相 垂直。其
他实施例中，所述互连孔的侧壁还可以与所述第一面夹角大于90度， 相应的所述互连孔的截面为倒梯形。
38.所述半导体结构还包括：第一空腔601，位于所述第一面101的所述互连 孔103的侧部，所述第一空腔601由第一晶圆100和器件层300围成，所述第 一空腔601与所述互连孔103相间隔；第二空腔501，位于所述第三面201上， 所述第二空腔501由器件层300和第二晶圆200围成，所述第二空腔501与所 述第一空腔601相对应。
39.所述第一空腔601与所述第二空腔501相对应，第一空腔601与第二空腔 501位于器件层300的两侧，在半导体结构工作时，有利于减少热辐射的损失， 能够提高热辐射和电能的转化效率，从而能够提高半导体结构的测量精度。
40.本实施例中，所述第二空腔501为密闭的空腔，所述第一空腔601的顶部 与互连孔103相连通。其他实施例中，所述第一空腔与互连孔也可以不连通。
41.需要说明的是，本实施例中，第一空腔601和第二空腔501相隔离。其他 实施例中，第一空腔和第二空腔还可以相连通，第一空腔和第二空腔相连通， 使得第一空腔和第二空腔之间不存在压差，有利于提高半导体结构的可靠性。
42.本实施例中，所述器件层300包括热电堆结构302，热电堆结构302作为 感应结构，用于接收热辐射，从而感应温度信息。所述热电堆结构302采用微 机电系统(mems，micro-electro-mechanical system)技术制作。
43.热电堆结构302位于第一空腔601和第二空腔501之间，在半导体结构工 作时，热电堆结构302用于感应第一空腔601和第二空腔501中的温度信息。
44.热电堆结构302包括至少一种热感应微结构，热感应微结构可以是由任意 合适的热传导材料形成，例如，热感应微结构的材料包括金属、未掺杂的半导 体材料、掺杂的半导体材料和金属硅化物中的至少一种。未掺杂的半导体材料 或掺杂的半导体材料均包括硅、锗、砷化镓和磷化铟中的一种或多种，且掺杂 的半导体材料中，掺杂离子包含n型离子(例如砷、锗等)或p型离子(例如 硼、氟化硼、磷等)。
45.在半导体结构工作时，热电堆结构302和第一晶圆100之间通过第一空腔 601进行热绝缘，使得热电堆结构302接收的热量不易向第一空腔601下方的 第一晶圆100中传导，从而能够提高半导体结构的测量精度。热电堆结构302 和第二晶圆200之间通过第二空腔501进行热绝缘，使得热电堆结构302接收 的热量不易向第二空腔501下方的第二晶圆200中传导，从而能够提高半导体 结构的测量精度。
46.需要说明的是，器件层300还包括：导电互连结构(图中未示出)，用于将 热电堆结构302与外部的读出电路结构连接，通过读出电路结构对信息的处理， 实现温差和电能的相互转化。
47.需要说明的是，所述器件层300与第三面201相背的面上形成有焊盘301。
48.焊盘301用于作为所述器件层300的外接电极，用于实现所述器件层300 与其他部件的电性连接。
49.所述半导体结构还包括：互连结构106，位于所述互连孔103的底面和侧 壁上，以及部分所述第一面101上；凸块下金属层109，从所述第二面102贯 穿所述第一晶圆100与所述互连孔103底面的互连结构106连接；导电凸块112， 位于所述第二面102的所述凸块下金属层109上。
50.所述互连结构106用于将凸块下金属层109和器件层300连接做准备。具 体的，互连结构106用于将器件层300中的焊盘301与凸块下金属层109连接。
51.本实施例中，所述互连结构106的材料包括金属和金属硅化物中的一种或 多种，金属包括铜、钛、铝或钨。
52.本实施例中，互连结构106包括所述第三种子层(图未示)和位于所述第 三种子层上的互连层(图未示)。
53.需要说明的是，所述第一面101上的所述互连结构106环绕于所述第一空 腔601，使得互连结构106能够与焊盘301连接的同时不占据第一空腔601的 空间，有利于提高热电堆结构和第一晶圆100之间的热绝缘效果，使得热电堆 结构302接收的热量不易向第一空腔601下方的第一晶圆100中传导，进一步 提高半导体结构的测量精度。
54.所述凸块下金属层109(under bump metallization，ubm)用于将互连结构 106与导电凸块112电连接。
55.本实施例中，所述凸块下金属层109为叠层结构，所述凸块下金属层109 包括阻挡层(barrier layer)和位于阻挡层上的种子层(seed layer)。其他实施例 中，凸块下金属层还可以为单层结构仅包括种子层。
56.所述阻挡层用于阻挡导电凸块112中的金属离子扩散至互连结构106中， 也用于阻挡互连结构106中的金属离子扩散到导电凸块112中。
57.本实施例中，阻挡层的材料包括氮化钽。其他实施例中，阻挡层的材料也 可以包括：氮化钛、钽或钛等。
58.本实施例中，种子层的材料包括铜合金。所述铜合金的材料包括银、铬、 镍或锡。
59.需要说明的是，所述凸块下金属层109位于所述互连孔103的竖直方向上， 也就是说所述凸块下金属层109与互连孔103在竖直方向上相堆叠，与凸块下 金属层与互连孔在竖直方向上不堆叠的情况相比，本发明实施例，所述凸块下 金属层109和互连孔103占用的半导体结构的平面面积较小，有利于提高半导 体结构的集成度。此外，所述凸块下金属层109直接与所述互连孔底部的互连 结构106接触，有利于降低导通电阻，使得半导体结构具有良好的电流特性， 提高半导体结构的可靠性。
60.所述半导体结构还包括：第四种子层(图中未示出)，位于所述凸块下金属 层109和所述第一晶圆100之间。本实施例中，所述第四种子层的材料包括铜。
61.所述导电凸块112用于将凸块下金属层109与外部电路电连接。
62.本实施例中，所述导电凸块112为单层结构。有利于降低半导体结构的集 成厚度，有利于器件微型化。本实施例中，导电凸块112的材料包括锡焊料、 银焊料或金锡合金焊料。
63.其他实施例中，所述半导体结构还包括：金属柱，位于所述凸块下金属层 和导电凸块之间。所述金属柱的材料包括：锡、铜、镍、银锡铜合金和锡基合 金中的一种或多种。
64.所述半导体结构还包括：绝缘层105，位于所述互连结构106和所述第一 面101之间，以及所述互连孔103侧壁与所述互连结构106之间。
65.所述绝缘层105用于将互连结构104和第一晶圆100的材料电隔离。
66.本实施例中，所述绝缘层105的材料包括氧化硅、氮化硅或聚酰亚胺。需 要说明的是，绝缘层105是采用热氧化工艺形成的，绝缘层105在第一晶圆100 与器件层300和第二晶
圆200键合之前形成，因此采用热氧化工艺形成绝缘层105的过程中，不会对第一晶圆100与器件层300和第二晶圆200键合产生不 利影响，有利于使得所述第一晶圆100与器件层300和第二晶圆200的键合强 度较好。
67.所述半导体结构还包括：保护层110，位于所述凸块下金属层109与所述 第一晶圆100之间，以及所述凸块下金属层109露出的所述第二面102上。
68.所述保护层110用于提供电路保护，还具有良好的机械特性用于减缓第一 晶圆100裂痕的问题。此外，所述保护层110还用于将凸块下金属层109与第 一晶圆100电隔离。
69.所述保护层110的材料为光敏材料，可通过光刻工艺实现图形化。具体的， 保护层110的材料可以为光敏聚酰亚胺(polymide)、光敏苯并环丁烯(bcb) 或光敏聚苯并恶唑(pbo)。本实施例中，保护层110的材料包括：聚酰亚胺。
70.形成保护层110的步骤包括：从第二面102刻蚀所述第一晶圆100，形成 露出互连孔103底部的所述互连结构106的第一通孔108(如图21所示)；形 成覆盖所述第二面102和第一通孔108的保护材料层(图中未示出)；刻蚀所述 第一通孔108中的所述保护材料层，形成侧壁由保护材料层围成的第二通孔 111，所述第二通孔111露出所述互连结构106，剩余的所述保护材料层作为保 护层110。
71.本发明实施例中，通过分别在第一面101形成互连孔103，在第二面102 形成第一通孔108，使得第一通孔108的深度较小，能降低第一通孔108形成 难度；在第一通孔108中形成保护材料层的过程中，因为第一通孔108的深度 较小，从而保护材料层中的孔隙较少，易于破裂排出，形成的保护层110中不 易形成有孔隙，形成保护层110后，在第一通孔108中形成凸块下金属的步骤 中，凸块下金属层109不易受到保护层110中孔隙的影响，有利于提高凸块下 金属层109的电镀质量，使得半导体结构的形成质量较佳。
72.因为所述第一通孔108的深度较小，相应的形成所述保护材料层的步骤中， 所述保护材料层中存在的孔隙较少，且保护材料层中孔隙易于及时破裂排出， 从而保护材料层的形成质量较好，相应的保护层110的形成质量较好，采用电 镀工艺在所述第二通孔111中形成凸块下金属层109的步骤中，所述凸块下金 属层109不易受到保护层110中孔隙的影响，不易出现电镀异常，凸块下金属 层109的形成质量较好，使得半导体结构的电学性能较好。
73.所述半导体结构还包括：第一键合层107，位于所述第一面101的所述互 连结构106上；第二键合层404，位于所述焊盘上，所述第一键合层和所述第 二键合层404相键合。
74.第一键合层107和第二键合层404的相对设置，有利于将所述器件层和第 一晶圆100键合的同时，使得焊盘301与互连结构106连接。
75.本实施例中，第一键合层107的材料包括铜层和位于铜层上的锡银合金。
76.所述半导体结构还包括：第一种子层(图中未示出)，位于所述第一键合层 107和第一晶圆100之间。本实施例中，所述第一种子层的材料包括铜。
77.本实施例中，第二键合层404的材料包括铜层和位于铜层上的锡银合金。
78.所述半导体结构还包括：第二种子层(图中未示出)，位于所述器件层300 和第二键合层404之间。本实施例中，所述第二种子层的材料包括铜。
79.需要说明的是，所述第一键合层107和第二键合层404的相对设置，指代 的是第一键合层107中的锡银合金和第二键合层404中的锡银合金相键合。
80.本实施例中，所述第二晶圆200的材料为硅。其他实施例中，所述第二晶 圆的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第 二晶圆还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。 所述第二晶圆的材料可以是适宜于工艺需要或易于集成的材料。
81.需要说明的是，所述互连孔103底部的第一晶圆100的尺寸d不宜过大也 不宜过小。若所述尺寸d过小，易增大所述半导体结构的形成难度。若所述尺 寸d过大，从所述第二面102刻蚀所述第一晶圆100，形成露出互连孔103底 部的所述互连结构106的第一通孔108(如图20所示)需花费的工艺时间过长， 不利于提高半导体结构形成的效率，此外，若所述尺寸d过大，在刻蚀第一晶 圆100，形成第一通孔108的过程中，产生的反应副产物不易及时排除，对刻 蚀过程造成阻碍，导致形成的第一通孔108的侧壁与第二面102的夹角过大， 与第一通孔108的侧壁与第二面102的夹角为直角的情况相比，所述第一通孔 108露出的互连结构106的面积较小，在第一通孔108中形成与互连结构106 连接的凸块下金属层109，相应的凸块下金属层109与互连结构106的导通电 阻较大，导致半导体结构的电流性能不佳，不利于提高半导体结构的电学性能； 此外，若所述尺寸d过大，从第二面102刻蚀所述第一晶圆100，形成露出互 连孔103底部的所述互连结构106的第一通孔108的深度过大，采用电镀工艺 形成凸块下金属层109的步骤中，易导致电镀异常，凸块下金属层109易与其 他膜层发生桥接，导致半导体结构的电学性能异常。本实施例中，从所述第二 面102对所述第一晶圆100进行减薄处理后，在垂直于所述第一面101的法线 方向上，所述互连孔103底部的第一晶圆100的尺寸d为10微米至60微米。
82.所述半导体结构还包括：增透膜500，位于第二晶圆200的第四面202上。
83.增透膜500位于第二晶圆200的第四面202上，使得外部的所述红外辐射 能量更易被探测到，降低红外辐射的损耗，提高转化率率，提高红外辐射能量 的利用率，有效利用辐射能量，提高红外探测器响应率，提高红外探测器性能。
84.本实施例中，增透膜500的材料包括氟化镁、氧化钛、硫化铅和硒化铅中 的一种或多种。其他实施例中，陶瓷红外光红外增透膜、乙烯基倍半硅氧烷杂 化膜等。
85.图10至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结 构示意图。
86.参考图10，提供第一晶圆100，所述第一晶圆100包括第一面101和与所 述第一面101相背的第二面102。
87.所述第一晶圆100为后续形成互连孔和第一沟槽做准备。本实施例中，所 述第一晶圆100的材料为硅。其他实施例中，所述第一晶圆的材料还可以为锗、 锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一晶圆还能够为绝缘体 上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第一晶圆的材料可 以是适宜于工艺需要或易于集成的材料。
88.继续参考图10，在所述第一面101形成互连孔103。
89.所述互连孔103为后续形成互连结构提供工艺空间。本发明实施例中，所 述第一晶圆100的互连孔103，在所述第一晶圆100与器件层和第二晶圆键合 前已经形成，形成所述互连孔103的过程中，即使出现机台异常等不可避免的 偶然故障，仅第一晶圆100需要报废，与将所述第一晶圆100与器件层和第二 晶圆键合后，在所述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相比， 避免了第一晶圆100、器件层以及第二晶圆均被报废的
情况，能够降低半导体 结构的生产成本。且本发明实施例，与将所述第一晶圆与器件层和第二晶圆键 合后，在所述第一晶圆的第二面形成贯穿第一晶圆的硅通孔的情况相比，在所 述第一面101形成互连孔103的步骤中，所述第一晶圆100还未与其他器件或 晶圆键合，且互连孔103为盲孔，互连孔103的深度较小，能够降低所述互连 孔103的形成难度，提高所述互连孔103的形成质量，有利于提高半导体结构 的良率，相应，有利于提高半导体结构的电学性能。
90.本实施例中，采用硅穿孔(through silicon via，tsv)刻蚀工艺，在所述 第一面101刻蚀所述第一晶圆100，在所述第一面101形成互连孔103；所述硅 穿孔刻蚀工艺包括多组依次循环进行的刻蚀处理、钝化处理以及底部清除处理； 所述刻蚀处理的步骤包括：刻蚀所述第一晶圆100，在所述第一晶圆100中形 成初始互连孔(图中未示出)；所述钝化处理的步骤包括：在所述初始互连孔的 底壁和侧壁上形成钝化层；所述底部清除处理的步骤包括：去除所述初始互连 孔底部的所述钝化层。
91.所述半导体结构的形成方法还包括：在形成所述互连孔103前，在所述第 一面101上形成第一掩膜层(图未示)，所述第一掩膜层具有第一开口；采用硅 穿孔刻蚀工艺形成互连孔103的步骤中，以所述第一掩膜层为掩膜。
92.本实施例中，所述第一掩膜层的材料包括光刻胶层。其他实施例中，所述 第一掩膜层的材料还可以包括底部抗反射涂层(barc)。
93.所述半导体结构的形成方法还包括：在所述第一面101形成互连孔103后， 去除所述第一掩膜层。具体的，采用灰化工艺去除所述第一掩膜层。
94.本实施例中，所述第一面101上示意出了两个所述互连孔103。其他实施 例中，所述第一面上的互连孔的数量还可以为一个或多于两个。
95.需要说明的是，本实施例中，所述互连孔103的侧壁与所述互连孔103的 底面相垂直。其他实施例中，所述互连孔的侧壁还可以与所述互连孔的底面夹 角大于90度，相应的所述互连孔的截面为倒梯形。
96.继续参考图10，所述半导体结构的形成方法还包括：在提供第一晶圆100 后，在所述第一面101的所述互连孔103的侧部形成第一沟槽104，所述第一 沟槽104和所述互连孔103相间隔。
97.后续提供器件层，通过将所述第一晶圆100与器件层和第二晶圆键合后， 所述器件层与第一面101接触，使得所述第一沟槽104与器件层围成第一空腔。
98.本实施例中，采用干法刻蚀工艺刻蚀所述第一面101，在所述第一面101 上形成第一沟槽104。
99.需要说明的是，本实施例中，所述第一沟槽104位于两个所述互连孔103 之间。其他实施例中，所述第一面上，所述第一沟槽还可以与互连孔有其他的 位置关系，例如，所述第一沟槽位于两个所述互连孔的同一侧。
100.还需要说明的是，本实施例中，先形成所述互连孔103，形成所述互连孔 103后形成所述第一沟槽104。其他实施例中，还可以先形成第一沟槽，形成所 述第一沟槽后，形成互连孔。
101.参考图11，所述半导体结构的形成方法还包括：在所述第一面101形成互 连孔103后，形成保形覆盖所述第一面101、第一沟槽104和互连孔103的绝 缘层105。
102.后续在所述互连孔103的底面和侧壁，以及部分所述第一面101上形成互 连结构，所述绝缘层105用于将互连结构和第一晶圆100的材料电隔离。
103.本实施例中，所述绝缘层105的材料包括氧化硅。其他实施例中，所述绝 缘层的材料包括聚酰亚胺(polyimide，pi)或氮化硅。
104.本实施例中，采用热氧化工艺((thermal oxidation)形成保形覆盖所述第 一面101、第一沟槽104和互连孔103的绝缘层105。热氧化工艺形成的绝缘层 105的致密度高，具有良好的电隔离效果，且为工艺常用的半导体工艺，与现 有工艺流程兼容性好，易于实施。其他实施例中，还可以采用喷涂工艺(spraycoating)形成绝缘层。
105.需要说明的是，后续过程中，提供第二晶圆，在第二晶圆上形成器件层， 并将第一晶圆100与器件层和第二晶圆键合。形成绝缘层105的过程中采用的 热氧化工艺不会对后续第一晶圆100与器件层和第二晶圆键合产生不利影响， 有利于使得后续第一晶圆100与器件层和第二晶圆的键合强度较好。
106.继续参考图11，在所述第一面101形成互连孔103后，在所述互连孔103 的底面和侧壁，以及部分所述第一面101上形成互连结构106。
107.后续过程中，提供第二晶圆，所述第二晶圆包括第三面和与所述第三面相 背的第四面，在所述第三面上形成器件层，将所述第一晶圆100与器件层和第 二晶圆键合，所述互连结构106用于与器件层电连接。
108.后续过程中，从所述第二面102对所述第一晶圆100进行减薄处理，从第 二面102刻蚀所述第一晶圆100，形成露出互连孔103底部的所述互连结构106 的第一通孔，在所述第一通孔中以及所述第一通孔侧部的部分所述第二面102 上形成与所述互连结构106连接的凸块下金属层。
109.综上，所述互连结构106用于将后续形成在第一晶圆100两侧的凸块下金 属层和器件层连接做准备。
110.本实施例中，所述互连结构106的材料包括金属和金属硅化物中的一种或 多种，金属包括铜、钛、铝或钨。
111.本实施例中，互连结构106采用金属互连工艺形成。
112.具体的，所述金属互连工艺包括：在所述绝缘层105表面保形覆盖第三种 子材料层；图形化所述第三种子材料层，形成第三种子层(图中未示出)；采用 电镀工艺在第三种子层上形成互连层(图中未示出)，所述第三种子层和互连层 作为互连结构106。
113.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)、金 属有机化学气相沉积(metal organic chemical vapor deposition，mocvd)工 艺或者物理气相沉积工艺(physical vapor deposition，pvd)形成第三种子材 料层。
114.本实施例中，采用干法刻蚀工艺图形化所述第三种子材料层，形成第三种 子层。
115.需要说明的是，所述第一面101上的所述互连结构106环绕于所述第一空 腔，使得后续第一晶圆100与器件层和第二晶圆键合后，互连结构106不位于 第一空腔的正上方，也就是不占据第一空腔的空间，有利于提高热电堆结构和 第一晶圆100之间的热绝缘效果，使得热电堆结构接收的热量不易向第一空腔 下方的第一晶圆100中传导，进一步提高半导体结构的测量精度。
116.参考图12，所述半导体结构的形成方法还包括：形成所述互连结构106后， 在所述
第一面101的所述互连结构106上形成第一键合层107。
117.后续在所述器件层上形成覆盖所述焊盘的第二键合层，通过第一键合层 107和第二键合层的相对设置，在将所述器件层和第一晶圆100键合的同时， 使得焊盘与互连结构106连接。
118.本实施例中，第一键合层107的材料包括铜层和位于铜层上的锡银合金。
119.所述半导体结构的形成步骤还包括：在所述互连结构106上形成第一键合 层107前，在所述互连结构106的表面形成第一种子材料层；图形化所述第一 种子材料层，形成第一种子层。本实施例中，所述第一种子层的材料包括铜。
120.在所述第一面101的所述互连结构106上形成第一键合层107的步骤中， 在所述第一种子层上形成第一键合层107。
121.本实施例中，采用电镀工艺在所述第一种子层上形成第一键合层107。
122.具体的，所述第一键合层107环绕所述第一沟槽104，后续将第一晶圆100 与器件层键合后，所述第一键合层107不会位于所述第一空腔中，占据第一空 腔的空间，有利于器件层与第一晶圆100之间的热绝缘。
123.参考图13，提供第二晶圆200，所述第二晶圆200包括第三面201和与所 述第三面201相背的第四面202。所述第二晶圆200为后续在所述第三面201 上形成器件层做准备。
124.本实施例中，所述第二晶圆200的材料为硅。其他实施例中，所述第二晶 圆的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第 二晶圆还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。 所述第二晶圆的材料可以是适宜于工艺需要或易于集成的材料。
125.所述半导体结构的形成方法还包括：提供第二晶圆200后，在所述第三面 201上形成第二沟槽203。
126.本实施例中，采用干法刻蚀工艺从第三面201刻蚀所述第二晶圆200，在 所述第三面201上形成第二沟槽203。
127.后续在所述第二晶圆200的第三面201上形成器件层后，所述器件层位于 所述第三面201上，使得所述第二沟槽203与器件层围成第二腔室。
128.参考图14至图16，在所述第三面201上形成器件层300(如图16所示)。
129.后续过程中，将所述第一晶圆100的第一面101与器件层300背离所述第 二晶圆200的面相对设置，将所述第一晶圆100与器件层300和第二晶圆200 键合，使得所述器件层300位于第一晶圆100和第二晶圆200之间，所述第一 沟槽104与器件层300围成第一空腔，所述第二沟槽203与器件层300围成第 二空腔501，所述第二空腔501与所述第一空腔相对应。
130.本实施例中，所述器件层300包括热电堆结构302，热电堆结构302作为 感应结构，用于接收热辐射，从而感应温度信息。
131.热电堆结构302包括至少一种热感应微结构，热感应微结构可以是由任意 合适的热传导材料形成，例如，热感应微结构的材料包括金属、未掺杂的半导 体材料、掺杂的半导体材料和金属硅化物中的至少一种。未掺杂的半导体材料 或掺杂的半导体材料均包括硅、锗、砷化镓和磷化铟中的一种或多种，且掺杂 的半导体材料中，掺杂离子包含n型离子(例如砷、锗等)或p型离子(例如 硼、氟化硼、磷等)。
132.后续过程中，所述第二空腔501与所述第一空腔相对应，在半导体结构工 作时，有利于减少热辐射的损失，能够提高热辐射和电能的转化效率，从而能 够提高半导体结构的测量精度。所述热电堆结构302位于第一空腔和第二空腔 501之间，在半导体结构工作时，热电堆结构302用于感应第一空腔和第二空 腔501中的温度信息。
133.需要说明的是，器件层300还包括：导电互连结构(图中未示出)，用于将 热电堆结构与外部的读出电路结构连接，通过读出电路结构对信息的处理，实 现温差和电能的相互转化。
134.热电堆结构302和第一晶圆100之间通过第一空腔进行热绝缘，使得热电 堆结构接收的热量不易向第一空腔下方的第一晶圆100中传导，从而能够提高 半导体结构的测量精度。热电堆结构302和第二晶圆200之间通过第二空腔501 进行热绝缘，使得热电堆结构接收的热量不易向第二空腔下方的第二晶圆200 中传导，从而能够提高半导体结构的测量精度。
135.需要说明的是，在所述第三面201上形成器件层300的步骤中，所述器件 层300与所述第三面201相背的面上形成有焊盘301。
136.焊盘301用于作为所述器件层300的外接电极，从而实现所述器件层300 与其他部件的电性连接。
137.具体的，在所述第三面201上形成器件层300的步骤包括：
138.如图14所示，提供载体晶圆400，所述载体晶圆400包括第五面401和与 所述第五面401相背的第六面402；在所述载体晶圆400的第五面401上形成 焊盘301；在所述载体晶圆400的第五面401上和焊盘301上形成热电堆结构 302，所述热电堆结构302与所述焊盘301作为器件层300。
139.后续将器件层300背离所述焊盘301的面与所述第三面201键合，键合完 成后，去除载体晶圆400，露出焊盘301，所述焊盘301用于作为器件层300 的外接电极。
140.如图15所示，将所述器件层300背离所述焊盘301的面与所述第二晶圆 200的第三面201相键合。
141.本实施例中，采用熔融键合工艺(fusion bonding)将所述器件层300背离 所述焊盘301的面与所述第二晶圆200的第三面201相键合。其他实施例中， 还可以采用高温键合工艺将所述器件层背离所述焊盘的面与所述第二晶圆的第 三面相键合。
142.如图16所示，所述器件层300背离所述焊盘301的面与所述第二晶圆200 的第三面201相键合后，去除所述载体晶圆400。
143.本实施例中，采用研磨工艺(grinding)对所述第六面402进行减薄处理， 去除所述载体晶圆400。研磨工艺具有成本低廉、工艺效率高和操作简单等特 点。其他实施例中，采用化学机械抛光工艺(chemical mechanical planarization， cmp)对所述第六面进行减薄处理去除所述载体晶圆。
144.参考图17，所述半导体结构的形成方法还包括：在所述第三面201上形成 器件层300后，将所述第一晶圆100与器件层300和第二晶圆200键合前，在 所述器件层300上形成覆盖所述焊盘301的第二键合层404，所述第二键合层 404与所述第一键合层107相对应。
145.所述第二键合层404与第一键合层107相对应，第二键合层404和第一键 合层107作为后续使第一晶圆100与器件层300和第二晶圆200键合的键合层。
146.本实施例中，第二键合层404的材料包括铜层和位于铜层上的锡银合金。
147.所述半导体结构的形成步骤还包括：形成覆盖所述焊盘301的第二键合层 404前，在器件层300带有焊盘301的表面形成第二种子材料层；图形化所述 第二种子材料层，形成第二种子层。本实施例中，第二种子层的材料包括铜。
148.在所述器件层300上形成覆盖所述焊盘301的第二键合层404的步骤中， 在所述第二种子层上形成第二键合层404。
149.本实施例中，采用电镀工艺在所述第一种子层上形成第二键合层404。
150.本实施例中，所述第二键合层404环绕所述第二空腔501。所述第二键合 层404能够与第一键合层107相对应，使得第一晶圆100与器件层300键合。
151.参考图18，将第一晶圆100的第一面101与器件层300背离所述第二晶圆 200的面相对设置，将所述第一晶圆100与器件层300和第二晶圆200键合。
152.将所述第一晶圆100与器件层300和第二晶圆200键合，为后续从所述第 二面102对所述第一晶圆100进行减薄处理，形成露出互连孔103底部的互连 结构106的第一通孔做准备。
153.将所述第一晶圆100与器件层300和第二晶圆200键合的步骤中，所述第 一键合层107和第二键合层404作为键合层。
154.本实施例中，第一键合层107背离所述第一晶圆100的表面为锡银合金， 所述第二键合层404背离所述第二晶圆200的表面为锡银合金，因此，采用金 属键合工艺(metal bonding)将第一键合层107和第二键合层404相键合的步 骤中，是将第一键合层107中的锡银合金和第二键合层404中的锡银合金键合。
155.本实施例中，将第一晶圆100与器件层300和第二晶圆200键合的步骤中， 所述互连结构106与所述焊盘301相连接。具体的，所述互连结构106和焊盘 301通过第一键合层107和第二键合层404相连接。后续在第二面102形成露 出互连孔103底部的互连结构106的第一通孔，在第一通孔中形成凸块下金属 层，在凸块下金属层上形成导电凸块，使得器件层300与导电凸块电连接。
156.需要说明的是，将所述第一晶圆100与器件层300和第二晶圆200键合的 步骤中，所述第一空腔601(如图18中虚线框中所示)与所述第二空腔501相 对应，也就是说，所述第一空腔601和第二空腔501位于器件层300的两侧， 在半导体结构工作时，有利于减少热辐射的损失，能够提高热辐射和电能的转 化效率，从而能够提高半导体结构的测量精度。
157.需要说明的是，所述第一晶圆100与器件层300和第二晶圆200键合的步 骤中，形成的所述第二空腔501为密闭的空腔，形成的第一空腔601的顶部与 互连孔103相连通。其他实施例中，所述第一空腔与互连孔也可以不连通。
158.需要说明的是，本实施例中，第一空腔601和第二空腔501相隔离。其他 实施例中，第一空腔和第二空腔还可以相连通，第一空腔和第二空腔相连通时， 使得第一空腔和第二空腔之间不存在压差，有利于提高半导体结构的可靠性。
159.参考图19，将所述第一晶圆100与器件层300和第二晶圆200键合后，从 所述第二面102对所述第一晶圆100进行减薄处理。
160.从所述第二面102对所述第一晶圆100进行减薄处理，为后续从第二面102 刻蚀所述第一晶圆100，形成露出互连孔103底部的所述互连结构106的第一 通孔做准备。
161.本实施例中，采用研磨工艺(grinding)对所述第二面102进行减薄处理。 研磨工艺具有成本低廉、工艺效率高和操作简单等特点。其他实施例中，还可 以采用干法刻蚀工艺对所述第二面对所述第一晶圆进行减薄处理。
162.需要说明的是，从所述第二面102对所述第一晶圆100进行减薄处理的步 骤中，在垂直于所述第一面101的法线方向上，所述互连孔103底部的第一晶 圆100的尺寸d(如图19所示)不宜过大也不宜过小。研磨工艺的工艺控制性 差，若所述尺寸d过小，采用研磨工艺对所述第二面102进行减薄处理的过程 中，易将互连孔103底部的第一晶圆100完全去除，对所述互连孔103底部的 互连结构106造成损伤，导致半导体结构报废。若所述尺寸d过大，后续从所 述第二面102刻蚀所述第一晶圆100，形成露出互连孔103底部的所述互连结 构106需花费的工艺时间过长，不利于提高半导体结构形成的效率；此外，若 所述尺寸d过大，在刻蚀第一晶圆100，形成第一通孔108的过程中，产生的 反应副产物不易及时排除，对刻蚀过程造成阻碍，导致形成的第一通孔108的 侧壁与第二面102的夹角过大，与第一通孔108的侧壁与第二面102的夹角为 直角的情况相比，所述第一通孔108露出的互连结构106的面积较小，后续在 第一通孔108中形成与互连结构106连接的凸块下金属层，相应的凸块下金属 层与互连结构106的导通电阻较大，导致半导体结构的电流性能不佳，不利于 提高半导体结构的电学性能；此外，若所述尺寸d过大，后续从第二面102刻 蚀所述第一晶圆100，形成露出互连孔103底部的所述互连结构106的第一通 孔108的深度过大，后续采用电镀工艺形成凸块下金属层的步骤中，易出现电 镀异常，凸块下金属层109易与其他膜层发生桥接，导致半导体结构的电学性 能异常。本实施例中，从所述第二面102对所述第一晶圆100进行减薄处理后， 在垂直于所述第一面101的法线方向上，所述互连孔103底部的第一晶圆100 的尺寸d为10微米至60微米。
163.参考图20和图21，从所述第二面102对所述第一晶圆100进行减薄处理 后，从第二面102刻蚀所述第一晶圆100，形成露出互连孔103底部的所述互 连结构106的第一通孔108(如图21所示)。
164.本发明实施例，在第一晶圆100与器件层300和第二晶圆键合前，从所述 第一面刻蚀所述第一晶圆100形成互连孔103，在互连孔103的底面和侧壁形 成互连结构106，在第一晶圆100与器件层300和第二晶圆键合后，从第二面 102刻蚀第一晶圆100，形成露出互连孔103底部的互连结构106的第一通孔 108，后续在第一通孔108中形成与互连结构106连接的凸块下金属层。与第一 晶圆和器件层和第二晶圆键合前，在第一晶圆的第一面上形成互连结构，第一 晶圆和器件层和第二晶圆键合后，从第二面刻蚀第一晶圆，形成贯穿第一晶圆 的露出互连结构的硅通孔的情况相比，本发明实施例中，通过分别在第一面101 形成互连孔103，在第二面102形成第一通孔108，使得第一通孔108的深度较 小，能降低第一通孔108形成难度；此外，后续在第一通孔108中形成保护层 的过程中，因为第一通孔108的深度较小，从而保护层中的孔隙较少，易于破 裂排出，保护层中不易形成有孔隙，后续在第一通孔108中形成凸块下金属的 步骤中，凸块下金属层不易受到保护层中孔隙的影响，从而不易出现电镀异常， 有利于提高凸块下金属层的形成质量，使得半导体结构的形成质量较佳。
165.所述第一通孔108为后续形成与互连结构106连接的凸块下金属层做准备。
166.形成露出所述互连结构106的第一通孔108的步骤中：还去除所述互连孔 103底部的所述绝缘层105。
167.本实施例中，采用干法刻蚀工艺从第二面102刻蚀所述第一晶圆100和绝 缘层105，形成露出互连孔103底部的所述互连结构106的第一通孔108。干法 刻蚀工艺具有各向异性的刻蚀特性，有利于使得第一通孔108的形貌满足工艺 需求。在干法刻蚀的过程中，能够以所述互连结构106为刻蚀停止位置，使得 形成第一通孔108的工艺控制性好，且采用干法刻蚀工艺通过更换刻蚀气体， 能够刻蚀绝缘层105和第一晶圆100，有利于简化工艺。
168.本实施例中，在刻蚀形成第一通孔108的步骤中，有两次刻蚀停止，第一 次以绝缘层105为刻蚀停止位置，刻蚀第一晶圆100，第二次以互连结构106 为刻蚀停止位置，刻蚀绝缘层105。与形成的第一通孔的步骤中，仅有一个刻 蚀停止位置的情况相比，有利于使各个互连孔103对应的第一通孔不会刻蚀速 率不一致而引起的刻蚀过量或刻蚀不足的问题，使得第一通孔的均一性较高， 有利于提高半导体结构的电学性能和电学性能的均一性。
169.参考图22和图23，在所述第一通孔108中以及所述第一通孔108侧部的 部分所述第二面102上形成与所述互连结构106连接的凸块下金属层109(如 图23所示)(under bump metallization，ubm)。
170.所述凸块下金属层109用于将互连结构106与后续形成的导电凸块电连接。
171.本实施例中，所述凸块下金属层109为叠层结构，所述凸块下金属109包 括阻挡层(barrier layer)和位于阻挡层上的种子层(seed layer)。其他实施例中， 凸块下金属还可以为单层结构仅包括种子层。
172.所述阻挡层用于阻挡后续形成的导电凸块中的金属离子扩散至互连结构 106中，也用于阻挡互连结构106中的金属离子扩散到导电凸块中。
173.本实施例中，阻挡层的材料包括氮化钽。其他实施例中，阻挡层的材料也 可以包括：氮化钛、钽或钛等。
174.本实施例中，种子层的材料包括铜合金，所述铜合金的材料包括银、铬、 镍或锡。
175.在所述第一通孔108中以及所述第一通孔108侧部的部分所述第二面102 上形成与所述互连结构106连接的凸块下金属层109的步骤包括：形成覆盖所 述第二面102和第一通孔108的第四种子材料层；图形化所述第四种子材料层， 形成第四种子层，所述第四种子层位于所述第一通孔108以及位于所述第一通 孔108侧部的部分第二面102上；在所述第四种子层上形成凸块下金属层109。
176.本实施例中，采用电镀工艺在所述第四种子层上形成凸块下金属层109。 电镀工艺操作简单，沉积速度快，价格低廉等优点。本实施例中，所述第四种 子层的材料包括铜。
177.本实施例中，所述第一通孔108是刻蚀部分厚度的所述第一晶圆100和部 分厚度的所述绝缘层105形成的，因此所述第一通孔108的深度较小，因为保 护层110中不易存在孔隙，采用电镀工艺形成凸块下金属层109的步骤中，保 护层110中不存在孔隙破裂的情况，相应的不会出现电镀异常的问题，凸块下 金属层107不易与其他膜层桥接，凸块下金属层109的形成质量较佳。
178.需要说明的是，所述半导体结构的形成方法还包括：形成露出互连孔103 底部的所述互连结构106的第一通孔108后，形成凸块下金属层109前，在所 述第一通孔108的侧壁以及第二面102的表面形成保护层110，所述第一通孔 108侧壁的保护层110和所述互连结构106围成的区域作为第二通孔111。
179.所述保护层110用于提供电路保护，具有良好的机械特性用于减缓第一晶 圆100
裂痕的问题。
180.所述保护层110的材料为光敏材料，可通过光刻工艺实现图形化。具体的， 所述保护层110的材料可以为光敏聚酰亚胺(polymide)、光敏苯并环丁烯(bcb) 或光敏聚苯并恶唑(pbo)。本实施例中，保护层110的材料包括：聚酰亚胺。
181.在所述第一通孔108的侧壁以及第二面102的表面形成保护层110的步骤 包括：形成覆盖所述第二面102和第一通孔108的保护材料层(图中未示出)； 刻蚀所述第一通孔108中的所述保护材料层，形成侧壁由保护材料层围成的第 二通孔111，所述第二通孔111露出所述互连结构106，剩余的所述保护材料层 作为保护层110。
182.本实施例中，采用旋涂工艺形成保护材料层。因为所述第一通孔108的深 度较小，相应的形成所述保护材料层的步骤中，所述保护材料层中存在的孔隙 较少，且保护材料层中孔隙易于及时破裂排出，从而保护材料层的形成质量较 好，相应的保护层110的形成质量较好，采用电镀工艺在所述第二通孔111中 形成凸块下金属层的步骤中，所述凸块下金属层不易受到保护层110中孔隙的 影响，不易出现电镀异常，凸块下金属层不易与其他膜层桥接，使得半导体结 构的电学性能较好。
183.相应的，在所述第一通孔108中以及所述第一通孔108侧部的部分所述第 二面102上形成与所述互连结构106连接的凸块下金属层109的步骤中，所述 凸块下金属层109位于所述第二通孔111中以及所述第二通孔111侧部的部分 所述保护层110上。
184.需要说明的是，本实施例中，所述凸块下金属层109位于所述互连孔103 的竖直方向上，也就是所述凸块下金属层109与互连孔103在竖直方向上相堆 叠，与凸块下金属层与互连孔在竖直方向上不堆叠的情况相比，本发明实施例， 所述凸块下金属层109和互连孔103占用的半导体结构的平面面积较小，有利 于提高半导体结构的集成度。此外，所述凸块下金属层109直接与所述互连孔 底部的互连结构106接触，有利于降低导通电阻，使得半导体结构具有良好的 电流特性，提高半导体结构的可靠性。
185.继续参考图23，在所述凸块下金属层109上形成导电凸块112。导电凸块 112用于将凸块下金属层109与外部电路电连接。
186.本实施例中，所述导电凸块112为单层结构。有利于降低半导体结构的集 成厚度，有利于器件微型化。本实施例中，导电凸块112的材料包括锡焊料、 银焊料或金锡合金焊料。
187.本实施例中，采用植球回流工艺或者凸点加工工艺(bump)形成所述导电 凸块112。
188.其他实施例中，所述半导体结构的形成方法还包括：在形成凸块下金属层 后，形成导电凸块之前，在所述凸块下金属层上形成金属柱；形成导电凸块的 步骤中，在所述金属柱上形成导电凸块。
189.金属柱的材料包括：锡、铜、镍、银锡铜合金和锡基合金中的一种或多种。 通过pvd、cvd、溅射、电镀或化学电镀中的任一种工艺形成所述金属柱。
190.参考图24，所述半导体结构的形成方法还包括：在所述凸块下金属层109 上形成导电凸块112后，在所述第二晶圆200的第四面202上形成增透膜500。
191.在所述第二晶圆200的第四面202上形成覆盖增透膜500，使得外部的所 述红外辐射能量更易被探测到，降低红外辐射的损耗，提高转化率率，提高红 外辐射能量的利用率，
有效利用辐射能量，提高红外探测器响应率，提高红外 探测器性能。
192.本实施例中，增透膜500的材料包括氟化镁、氧化钛、硫化铅和硒化铅中 的一种或多种。其他实施例中，陶瓷红外光红外增透膜、乙烯基倍半硅氧烷杂 化膜等。
193.所述半导体结构的形成方法还包括：在所述凸块下金属层109上形成导电 凸块112后，在所述第二晶圆200的第四面202上形成增透膜500前，从所述 第四面202，对所述第二晶圆200进行减薄处理。
194.对所述第二晶圆200进行减薄处理有利于降低半导体结构的厚度。
195.本实施例中，采用研磨工艺或化学机械抛光工艺从所述第四面202，对所 述第二晶圆200进行减薄处理。
196.所述半导体结构的形成方法还包括：在所述第二晶圆200的第四面202上 形成增透膜500后，对所述半导体结构进行划片处理。
197.相应的，本发明实施例还提供一种红外热电堆探测器。
198.所述红外热电堆探测器包括：前述的半导体结构。
199.本发明实施例提供的红外热电堆探测器包括所述半导体结构，所述半导体 结构中的互连孔在第一晶圆100与器件层300和第二晶圆200键合前已经形成， 形成所述互连孔的过程中，即使出现机台异常等不可避免的偶然故障，仅第一 晶圆100需要报废，避免了第一晶圆100、器件层300以及第二晶圆200均被 报废的情况，能够降低半导体结构的生产成本，相应的，所述红外热电堆探测 器的生产成本也得到了降低；因为形成的互连孔的深度较小，能够降低所述互 连孔的形成难度，提高所述互连孔的形成质量，有利于提高半导体结构的良率， 也有利于使得红外热电堆探测器的测量精度得到了提高。
200.本实施例中，红外热电堆探测器中的绝缘层105是采用的热氧化工艺形成 的，绝缘层105在第一晶圆100与器件层300和第二晶圆200键合之前形成， 因此采用热氧化工艺形成绝缘层105的过程中，不会对第一晶圆100与器件层 300和第二晶圆200键合产生不利影响，有利于使得所述第一晶圆100与器件 层300和第二晶圆200的键合强度较好。
201.本实施例中，所述凸块下金属层109位于所述互连孔103的竖直方向上， 也就是所述凸块下金属层109与互连孔103在竖直方向上相堆叠，与凸块下金 属层与互连孔在竖直方向上不堆叠的情况相比，本发明实施例，所述凸块下金 属层109和互连孔103占用的半导体结构的平面面积较小，有利于提高半导体 结构的集成度，相应的红外热电堆探测器的集成度较高，有利于红外热电堆探 测器的微型化。此外，所述凸块下金属层109直接与所述互连孔底部的互连结 构106接触，有利于降低导通电阻，使得半导体结构具有良好的电流特性，提 高红外热电堆探测器的可靠性。
202.本实施例中，因为所述第一通孔108的深度较小，相应的保护层110的中 的孔隙较少，采用电镀工艺在所述第二通孔111中形成凸块下金属层109的步 骤中，所述凸块下金属层109不易受到保护层110中孔隙的影响，不易出现电 镀异常，凸块下金属层109不易与其他膜层桥接，使得红外热电堆探测器的测 量精度较好。
203.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。