一种多芯片模组的泄漏电流控制的制作方法

1.本案是关于多芯片模组领域，特别是一种多芯片模组(mcm)的泄漏电流控制。


背景技术：

2.电子产品中的芯片为了减少尺寸体积，往往改采用多个芯片(chip)封装在一个集成电路ic中，也就是所谓多芯片模组(multi-chip module，mcm)。例如将微处理器的芯片及存储的芯片整合在一起成多芯片模组，而多芯片模组被封装成一颗ic。若微处理器的芯片及存储的芯片非是同家芯片设计公司所开发设计，则较容易产生因整合所导致的问题。又由于存储芯片的输出输入接脚(i/o pad)电路设计针对非特定的微处理器芯片所设计，又存储芯片的主动模式是由微处理器芯片所控制的。所以，当微处理器处在省电模式时，而使得微处理器的输出接脚(pad)处在不输出状态，于此若存储芯片的输入接脚无接收到来自微处理器的输出接脚(pad)的输出信号而造成该存储芯片的输出接脚处于浮接准位状态。在上述情形下，存储芯片会造成泄漏电流(leakage)的产生而导致芯片的总耗电的增加，且，因多芯片模组已封装成一颗ic，所以当多芯片模组有泄漏情形，也无法或不易再透过外部电路来减少或避免多芯片模组的泄漏情形。也就是多芯片模组的泄漏电流控制不佳，而造成整个ic的漏电，而不易控制。
3.随着现今电子产品的日新月异，使得电子产品装置(例如：物联网装置)对低耗电及小尺寸的需求逐渐提高，因此，如何达到多芯片模组中较好的泄漏控制，以达到控制整个ic的泄漏控制是需要解决的问题。


技术实现要素：

4.鉴于上述，本案提出一种多芯片模组的泄漏控制。
5.依据一些实施例，多芯片模组包括第一芯片，第一芯片包括位准控制电路、驱动电路、输出电路、位准控制电路及输出端。位准控制电路用以响应第一芯片的操作模式而输出响应信号。当操作模式是工作模式时，响应信号为第一准位。当操作模式是省电模式时，响应信号为第二准位。驱动电路用以输出第一驱动信号及一第二驱动信号。输出电路具有输出侧，输出侧耦接输出端。当第一芯片在省电模式时，输出电路的输出侧处于浮接状态。当第一芯片在工作模式时，输出电路用以依据第一驱动信号在输出端输出一输出信号。当第一芯片在省电模式时，位准供应电路用以依据第二驱动信号及响应信号以提供位准电压至输出端，使输出端具有固定位准。
6.依据一些实施例，多芯片模组包括第一芯片及第二芯片。第二芯片包括输入电路及模式控制电路。输入电路耦接于第一芯片的输出端。输入电路用以接收来自第一芯片的输出信号，并输出控制信号。模式控制电路用以依据输入电路输出的控制信号，控制第二芯片处于闲置模式或主动模式。
7.综上，在本案一些实施例，当第一芯片处于省电模式时，第一芯片的输出信号能处于第一输出准位，而不是处于浮接状态。在一些实施例，多芯片模组包括第一芯片及第二芯
片。当第一芯片处于省电模式时，第一芯片的输出信号能处于第一输出准位，而不是处于浮接状态。第二芯片能依据处于第一输出准位的输出信号以操作于闲置模式，而不会因为输出信号处于浮接状态而造成不必要的耗电。
附图说明
8.下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
9.图1为根据本案一些实施例所绘示的多芯片模组的示意图；
10.图2为根据本案一些实施例所绘示的第一芯片的示意图；
11.图3为根据本案一些实施例所绘示的第一芯片的电路示意图；
12.图4为根据本案一些实施例所绘示的多芯片模组的电路示意图；以及
13.图5为根据本案一些实施例所绘示的位准控制电路的示意图。
14.10:多芯片模组
15.100:第一芯片
16.110:开关元件
17.120:位准控制电路
18.122:第一反相器
19.124:第二反相器
20.126:第三反相器
21.130:前级电路
22.140:驱动电路
23.160:输出电路
24.170:暂存电路
25.180:位准供应电路
26.190:输出端
27.200:第二芯片
28.210:输入电路
29.230:模式控制电路
30.p1:第一输入电力
31.p2:第二输入电力
32.v0:响应信号
33.v1:第一驱动信号
34.v12:第一输出驱动信号
35.v14:第二输出驱动信号
36.v2:第二驱动信号
37.v22:第一位准驱动信号
38.v24:第二位准驱动信号
39.v3:输出信号
40.v4:位准电压
41.v5:逻辑信号
42.v6:控制信号
43.m1:第一晶体管
44.m2:第二晶体管
45.m3:第三晶体管
46.m4:第四晶体管
47.m5:第五晶体管
48.m6:第六晶体管
49.m8:第八晶体管
50.m9:第九晶体管
51.n1:第一节点
52.n2:第二节点
具体实施方式
53.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
54.在以下的详细描述中，可以参看作为本技术一部分用来说明本技术的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本技术的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本技术的技术方案。应当理解，还可以利用其它实施例或者对本技术的实施例进行结构、逻辑或者电性的改变。
55.在本案中，以「第一准位」及「第一输出准位」为高准位，「第二准位」及「第二输出准位」为低准位来进行说明，但本案不以此为限。也就是说，当对应调整电路配置时，本案能以「第一准位」及「第一输出准位」为低准位，「第二准位」及「第二输出准位」为高准位来实现。
56.图1为本案一些实施例所绘示的多芯片模组10的示意图。参照图1，在一些实施例，多芯片模组10包括有第一芯片100，其中第一芯片100包括位准控制电路120、驱动电路(driver circuit)140、输出电路(output circuit)160、位准供应电路180及输出端190。位准控制电路120耦接驱动电路140及位准供应180。输出电路160的输入侧及位准供应电路180的输入侧分别耦接于驱动电路140。输出电路的输出侧及位准供应电路180的输出侧共同耦接于输出端190。位准控制电路120用以响应第一芯片100的操作模式而输出响应信号v0。当第一芯片100的操作模式是工作模式(working mode)时(例如，驱动电路140处于开启(enabled)状态时)，位准控制电路120产生的响应信号v0为第一准位，当第一芯片100的操作模式是省电模式(power saving mode)时(例如，驱动电路140处于关闭(disabled)状态时)，位准控制电路120产生的响应信号v0为第二准位。驱动电路140用以输出第一驱动信号v1及第二驱动信号v2。在第一芯片100为工作模式时，输出电路160用以依据第一驱动信号v1在第一芯片100的输出端190输出一输出信号v3。在第一芯片100为省电模式时，输出电路160的输出侧处于浮接状态，但此时，因位准供应电路180用以依据第二驱动信号v2及响应
信号v0以提供一位准电压v4给第一芯片100的输出端190，以使得该在第一芯片100的输出端190具有一固定位准，而非是一浮接(floating)。其中，该位准供应电路180的实施态样可以是一上拉电路(pull-up)或一下拉电路(pull-down)、或一上下拉电路(pull-up and pull-down)。需特别说明的是，操作模式是省电模式的实施态样仅用于示例而非限制，省电模式可置换为睡眠模式或其他非工作模式的操作模式。
57.在一些实施例，当第一芯片100在工作模式时，驱动电路140处于开启状态(以下可简称「开启状态」为「开启」)。当第一芯片100在省电模式时，驱动电路140处于关闭状态(以下可简称「关闭状态」为「关闭」)。在一些实施例，当驱动电路140处于开启状态，输出电路160依据第一驱动信号v1(驱动电路140处于开启状态所对应输出的第一驱动信号v1)的以导通与输出端190之间的电连接，位准供应电路180依据第二驱动信号v2及处于第一准位的响应信号v0以断开与输出端190之间的电连接。在一些实施例，当驱动电路140处于关闭状态，输出电路160依据第一驱动信号v1(驱动电路140处于关闭状态所对应输出的第一驱动信号v1)以断开与输出端190之间的电连接，位准供应电路180依据第二驱动信号v2及处于第二准位的响应信号v0以导通与输出端190之间的电连接。
58.图2为根据本案一些实施例所绘示的第一芯片100的示意图。参照图2，在一些实施例，第一芯片100还包括一前级电路130(例如：处理器(processor)、微处理器(micro-processor)、控制器(controller)、
…
等)，驱动电路140用以依据前级电路130的输出以响应输出第一驱动信号v1及第二驱动信号v2。具体而言，第一驱动信号v1除了受前级电路130影响之外，第一驱动信号v1也会受到第一芯片100处于工作模式或处于省电模式而影响。也就是，第一芯片100处于工作模式时的第一驱动信号v1，与第一芯片100处于省电模式时的第一驱动信号v1并不相同。相对的，第二驱动信号v2并不会受到第一芯片100处于工作模式或处于省电模式而影响。也就是，第二驱动信号v2是一个特定固定电位的信号，可由任一可产生该特定固定电位的电路来输出。
59.在一些实施例，当驱动电路140开启时，输出电路160的输出侧的电压(即，输出信号v3)可依据前级电路130输出的准位而相对应为第一输出准位或第二输出准位。也就是，当第一芯片100为工作模式时，输出电路160能依据不同的第一驱动信号v1调整输出的输出信号v3。但是，当第一芯片100为省电模式时，驱动电路140系为关闭，而输出电路160的输出侧只处于浮接状态(在不考虑位准供应电路180的情形下)。而响应信号v0系相对应于不同的操作模式，由于位准供应电路180是依据响应信号v0以提供一位准电压v4。所以，当第一芯片100为省电模式时，虽然输出电路160的输出侧为浮接，位准供应电路180能提供位准电压v4以使得输出电路160的输出端具有固定准位(例如，第一输出准位)。换句话说，第一芯片100在省电模式时，第一芯片100的输出端190仍然可以是处于固定位准，而不是处于不受控制的浮接状态。如此，在一些实施例，多芯片模组10还包括有第二芯片200，第二芯片200的输入端耦接第一芯片100的输出端190，处于固定位准的输出端190就可避免第二芯片200的输入端产生不必要的泄漏电流。
60.续参照图2，在一些实施例，第一芯片100还包括开关元件110，开关元件具有第一端及第二端，开关元件110的第一端耦接于第一输入电力p1，开关元件110的第二端耦接位准控制电路120及驱动电路140。也就是，当第一芯片100是工作模式时，开关元件110为导通，该驱动电路140是处于开启状态。相对的，当第一芯片100是省电模式时，开关元件110为
断开，该驱动电路140是处于关闭状态。
61.图3为根据本案另一些实施例所绘示的第一芯片100的电路示意图。参照图3，在一些实施例，第一芯片100接收多个输入电力(例如，第一输入电力p1及第二输入电力p2)，其中第一输入电力p1为核心电力(core power)，第二输入电力p2为输入/输出电力(i/o power)，其中驱动电路140系接收第一输入电力p1(例如1.2或1.8伏特)，而位准控制电路120、前级电路130、驱动电路140、输出电路160及位准供应电路180系接收第二输入电力p2(例如3.3或5.0伏特)，但本案不以此为限。在图2的实施例中，位准控制电路120系依据开关元件110的作动而产生响应信号v0。
62.在一些实施例，在位准供应电路180的输出侧与第一芯片100的输出端190之间还有一电阻r0。
63.在一些实施例，第一驱动信号v1包括第一输出驱动信号v12及第二输出驱动信号v14。输出电路160包括第一晶体管m1及第二晶体管m2。其中，第一晶体管m1由第一输出驱动信号v12控制，第二晶体管m2由第二输出驱动信号v14控制。当第一芯片100处于工作模式时，若第一晶体管m1为导通且第二晶体管m2为断开时，第一晶体管m1输出处于第一输出准位的输出信号v3。反之，若第一晶体管m1为断开且第二晶体管m2为导通时，第二晶体管m2输出处于第二输出准位的输出信号v3。当第一芯片处于省电模式时，第一晶体管m1及第二晶体管m2为断开，也就是输出电路160不输出该输出信号v3。于此，若不考虑位准供应电路180的功效，第一晶体管m1及第二晶体管m2的连接点系为浮接准位(即，输出电路160的输出侧系处于浮接状态)。
64.具体而言，在一些实施例，当第一晶体管m1为导通且第二晶体管m2为断开时，输出信号v3是由第一晶体管m1控制的。当第一晶体管m1为断开且第二晶体管m2为导通时，输出信号v3是由第二晶体管m2控制的。当第一晶体管m1及第二晶体管m2为断开时，第一晶体管m1及第二晶体管m2都无法控制输出信号v3，因此输出信号v3处于浮接准位。
65.在一些实施例，第一晶体管m1为p型晶体管，第二晶体管m2为n型晶体管。
66.需特别说明的是，当驱动电路140为开启，并使得第一晶体管m1导通及第二晶体管m2断开时，第一晶体管m1能依据第二输入电力p2上拉输出信号v3至第二输入电力p2，也就是上拉至第一准位。相对的，当驱动电路140为开启，并使得第一晶体管m1断开及第二晶体管m2导通时，第二晶体管m2能依据接地端的接地准位下拉输出信号v3至接地准位，也就是下拉至第二准位。
67.在一些实施例，第二驱动信号v2包括第一位准驱动信号v22及第二位准驱动信号v24。位准供应电路180包括逻辑元件182、第三晶体管m3及第四晶体管m4。逻辑元件182耦接于驱动电路140与第三晶体管m3之间，逻辑元件182用以依据第一位准驱动信号v22与响应信号v0，产生逻辑信号v5。第三晶体管m3由逻辑信号v5控制，第四晶体管m4由第二位准驱动信号v24控制。其中，当第一芯片100在工作状态时，第三晶体管m3及第四晶体管m4为断开，位准供应电路180不提供位准电压v4。当第一芯片100在省电模式时，第四晶体管m4为断开，且透过逻辑元件182的作动以使得第三晶体管m3为导通并用以提供箝位信号v4。
68.具体而言，在一些实施例，当第一芯片100在工作状态时，第三晶体管m3及第四晶体管m4皆为断开时，位准供应电路180不提供位准电压v4，因此输出电路160输出的输出信号v3不受位准供应电路180所影响。相对的，当第一芯片100在省电模式时，第三晶体管m3为
导通及第四晶体管m4为断开，且输出电路160没有输出，而位准供应电路180提供一位准电压v4，因此第一芯片100的输出端190便具有对应于位准电压v4的固定位准。
69.在一些实施例，逻辑元件182为与门(and gate)。其中，当第一芯片100在工作状态时(当驱动电路140为开启时、当开关元件110为导通时)，第一位准驱动信号v22为第一准位，响应信号v0为第二准位，逻辑信号v5为该第二准位。当第一芯片100在省电状态时(当驱动电路140为关闭时、当开关元件110为断开时)时，第一位准驱动信号v22为第一准位，响应信号v0为第一准位，逻辑信号v5为该第一准位。因此，当第一芯片100在工作状态时，第三晶体管m3及第四晶体管m4为断开。当第一芯片100在省电状态时，第三晶体管m3为导通，第四晶体管m4为断开。
70.在一些实施例，第三晶体管m3为p型晶体管，第四晶体管m4为n型晶体管。
71.具体而言，在一些实施例，逻辑元件182为与门，当第一芯片100在工作状态时，响应信号v0处于第二准位，而驱动电路140输出处于第一准位的第一位准驱动信号v22及处于第二准位的第二位准驱动信号v24，因此逻辑信号v5为第二准位。所以第三晶体管m3为导通，第四晶体管m4为断开。第三晶体管m3能依据第二输入电力p2将位准电压v4上拉约至第二输入电力p2，也就是上拉至第一输出准位。因此，第三晶体管m3也能将第一芯片100的输出端190上拉约至第一输出准位。
72.在一些实施例，假如当第一芯片100在省电状态时(当驱动电路140为关闭时、当开关元件110为断开时)，响应信号v0处于第一准位。能将逻辑元件182设计为耦接于驱动电路140与第四晶体管m4之间，逻辑元件182设计为或门(or gate)。因此第三晶体管m3为断开，第四晶体管m4为导通。则第四晶体管m4能依据接地端的接地电位将位准电压v4下拉至接地电位，也就是下拉至第二输出准位。因此，第四晶体管m4也能将第一芯片100的输出端190下拉至第二输出准位。
73.同时参照图2及图3，在一些实施例，在第一芯片100还包括有一暂存电路170。暂存电路170用以储存一暂存值，并调整该位准供应电路180提供的位准电压v4是高位准或低位准。也就是，位准供应电路180依据暂存电路170的暂存值来决定提供至第一芯片100的输出端190的位准电压v4是高位准或低位准。此外，在一些实施例，第二芯片200包括输入电路210，由于第二芯片200的输入电路210的电路特性，所以位准供应电路180提供一位准v4可能是高位准(第二输入电力p2)或是低位准(接地端的接地电位)。考虑到第二芯片200的输入电路210已具备有上拉电阻或下拉电阻的情形下，位准供应电路180亦可依据暂存电路170的暂存值来设定成该第三晶体管m3与第四晶体管m4为断开，而使得该第三晶体管m3与第四晶体管m4的连接点(位准供应电路180的输出侧)为浮接状态，而直接利用第二芯片200的输入电路210的上拉电阻或下拉电阻来避免整个多芯片模组10的泄漏电流产生。
74.图4为根据本案一些实施例所绘示的多芯片模组10的电路示意图。参照图4，在一些实施例，多芯片模组10包括第一芯片100及第二芯片200。第一芯片100耦接于第二芯片200，并且控制及存取第二芯片200。具体而言，第一芯片100中的输出垫耦接于第二芯片200的输入垫。在一实施例，第二芯片200为一存储芯片，而第二芯片200的输入垫为存储芯片的芯片选择接脚(chip select pin)或是芯片开启接脚(chip enable pin)。
75.在一些实施例，第二芯片200包括输入电路210及模式控制电路230，输入电路210耦接第一芯片100的输出端190，输入电路210耦接模式控制电路230。第二芯片200的输入电
路210用以接收来自第一芯片100的输出端190的该输出信号v3，并依据输出信号v3输出一控制信号v6。模式控制电路230接收输入电路210输出的控制信号v6，并依据控制信号v6控制第二芯片200处于闲置模式(idle mode)或主动模式(active mode)。
76.需特别说明的是，在一些实施例，当多芯片模组10操作在省电模式时，该第一芯片100亦是操作于省电模式，而第二芯片200处于闲置模式。当多芯片模组10操作在工作模式时，第一芯片100操作在工作模式时，第二芯片200能依据输出信号v3的控制以处于主动模式，或是闲置模式。换句话说，由于当芯片模组10操作在省电模式(即，第一芯片100操作在省电模式)时，位准电压v4能将第一芯片100的输出端190从浮接状态调整为第一输出准位。因此，第一芯片100操作在省电模式时，第二芯片200能确保处于闲置模式；若第一芯片100的输出端190是浮接状态时，将导致第二芯片200可能会进入主动模式，而造成不必要的耗电。
77.在一些实施例，输入电路210包括第五晶体管m5及第六晶体管m6。第五晶体管m5为p型晶体管，第六晶体管m6为n型晶体管。
78.在一些实施例，第一芯片100还包括两个二极管。这两个二极管为esd保护电路，设置于第一芯片100的输出端190。在一些实施例，第二芯片200还包括两个二极管。这两个二极管为esd保护电路，设置于第二芯片200的输入端。
79.图5为根据本案一些实施例所绘示的位准控制电路120的示意图。参照图5，在一些实施例，位准控制电路120包括第八晶体管m8、第九晶体管m9、第一反相器122、第二反相器124、第三反相器126、第一节点n1及第二节点n2。第九晶体管m9为p型晶体管，第八晶体管m8为n型晶体管。第一反相器122、第二反相器124及第三反相器126具有阈值电压(threshold voltage)。第八晶体管m8包括第八栅极端、第八源极端及第八漏极端。第九晶体管m9包括第九栅极端、第九源极端及第九漏极端。第一反相器122包括第一输入端及第一输出端。第二反相器124包括第二输入端及第二输出端。第三反相器126包括第三输入端及第三输出端。其中，第八漏极端及第九源极端接收第二输入电力p2。第八栅极端接收第一输入电力p1。第八漏极端、第九漏极端及第一输入端耦接于第一节点n1。第八源极端耦接接地端。第九栅极端、第一输出端及第二输入端耦接于第二节点n2。第二输出端耦接第三输入端。第三输出端用以输出响应信号v0。也就是，位准控制电路120依据第八栅极端接收的代表驱动电路140为开启或关闭的信号，从第三输出端输出对应的响应信号v0。
80.具体而言，在一些实施例，当驱动电路140为关闭时，例如第八栅极端接收的代表驱动电路140为关闭的信号处于第二准位。第一节点n1的第一节点电压将大于第一反相器122的阈值电压，因此第二节点n2的第二节点电压会处于第二准位，并且透过第九晶体管m9回馈将第一节点n1的第一节点电压上拉至第二输入电力p2。也就是，第九栅极端依据处于第二准位的第二节点电压而导通，因此第一节点n1的第一节点电压被导通的第九晶体管m9上拉至第二输入电力p2。
81.在一些实施例，第一芯片100及多芯片模组10例如但不限于应用在物联网装置、行动装置、或其他电子装置之中。
82.以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。
83.上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普
通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。