栅极及MOSFET的制造方法与流程

栅极及mosfet的制造方法
技术领域
1.本技术涉及半导体制造领域，具体涉及一种栅极及mosfet的制造方法。


背景技术：

2.现有的形成栅极的步骤是将多晶硅栅极分为两个阶段进行成长，如图1所示，首先使未掺杂的多晶硅10’生长到一定的厚度，为了防止硼渗透(boron penetration)，使碳掺杂多晶硅11’以原位的方式生长，之后利用bf3气体通过等离子体掺杂方式将硼注入形成p型掺杂物，之后进行有源处理形成p-mos栅极。但是，在bf3等离子体在离子注入过程中，由于f的刻蚀特性，会发生多晶硅栅极凹陷(recess)，而与晶圆中心相比，晶圆边缘的等离子体的密度较为密集(dense)，其凹陷(recess)量相较之下变多，造成的多晶硅栅极(gate poly)的损失(loss)。


技术实现要素：

3.本技术至少在一定程度上解决相关技术中的上述技术问题。为此，本技术提出一种栅极及mosfet的制造方法，以解决上述至少一个技术问题。
4.为了实现上述目的，本技术第一方面提供了一种栅极的制造方法，包括：
5.提供一半导体衬底；
6.在所述半导体衬底上形成栅介质层；
7.在所述半导体衬底上依次形成未掺杂的第一多晶硅层、碳掺杂的第二多晶硅层；
8.使用氮化物对所述第二多晶硅层的表面进行等离子体处理；
9.对所述第二多晶硅层进行p型离子注入；
10.对所述第二多晶硅层、第一多晶硅层和栅介质层进行刻蚀以形成栅堆叠。
11.本技术第二方面提供了一种mosfet的制造方法，包括如上所述的栅极的制造方法以及在栅极两侧的衬底上形成源/漏区。
附图说明
12.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
13.图1示出了现有技术中栅极的结构示意图；
14.图2示出了本技术实施例中栅极的结构示意图。
具体实施方式
15.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
16.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
17.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
18.半导体衬底包括存储器件区域和逻辑器件区域，存储器件区域用于制作闪存器件，逻辑器件区域用于形成逻辑器件，存储器件区域形成有闪存器件的栅极结构。
19.逻辑器件可以分为n型逻辑器件和p型逻辑器件，在逻辑器件区域制作n型逻辑器件，或p型逻辑器件，或n型逻辑器件和p型逻辑器件。其中，在p型逻辑器件的p型多晶硅栅极形成之前，需要使用bf3等离子体对p型逻辑器件对应的多晶硅进行b离子注入，但是，由于f的刻蚀特性，会对多晶硅栅极造成凹陷，为了解决这个上述问题，本实施例提出了以下解决方案。
20.以下将结合附图，以mosfet的形成方法为例，对本发明实施例的应用进行详细说明。
21.请参考图2，首先提供一半导体衬底10；具体地，半导体衬底10可以包括任何公知的基于硅的半导体材料，其包含硅、硅-锗、绝缘体上硅、或蓝宝石上硅衬底。可选地，半导体衬底10可以包括在非基于硅的半导体材料上形成的硅层，该非基于硅的半导体材料，例如，砷化镓、锗、氮化镓、或铝-磷。在某些实施例中，半导体衬底10是掺杂的或未掺杂的硅衬底。
22.接着，在半导体衬底10上依次形成栅介质层(图内未示)、未掺杂的第一多晶硅层11以及碳掺杂的第二多晶硅层12；
23.具体地，在半导体衬底10上形成未掺杂的第一多晶硅层11，其形成方法例如是进行化学气相沉积制作工艺或进行热氧化制作工艺。在本实施例中，第一多晶硅层11覆盖半导体衬底10。然后，在未掺杂的第一多晶硅层11上形成碳掺杂的第二多晶硅层12，其形成方法例如是进行化学气相沉积制作工艺。
24.通常，沉积工艺包括在从大约50mt到大约1000mt的压力下的沉积腔室中，将半导体衬底10暴露到硅源(所述硅源，例如硅烷、氯硅烷、或二氯甲硅烷)，持续大约10分钟到大约120分钟的时间段，同时保持半导体衬底10在从大约650℃到大约850℃的温度下。
25.进行离子注入制作工艺，在等离子体掺杂设备上安装温度能够达到500℃的静电吸盘，使用nh3气体对碳掺杂的第一多晶硅层11的表面进行原位n离子注入，以在碳掺杂的第一多晶硅层11形成氮化物保护层13。
26.使用bf3或b2h6气体对碳掺杂的第二多晶硅层12进行原位b离子注入,以形成p型多晶硅栅极。其中，硼掺杂的离子注入能量为0.5kev～10kev。
27.接着，在第二多晶硅层12上形成盖层，然后在盖层上形成栅极掩模图案，以栅极掩模图案为掩模，对第二多晶硅层12、第一多晶硅层11和栅介质层进行图案化刻蚀以形成栅堆叠。具体地，在盖层上涂敷光刻胶，根据要形成的栅堆叠的图案在盖层上形成栅极掩模图
案，然后以栅极掩模图案为掩模刻蚀形成栅堆叠。
28.接着，在栅堆叠两侧的半导体衬底10上进行源/漏注入，本领域技术人员可以根据需要选择注入的离子类型，举例来说，如果要形成nmosfft,可以注入as或者p离子，如果要形成pmosfft,可以注入b或者ga离子。
29.与现有技术相比，本实施例使用nh3气体对碳掺杂的第一多晶硅层11的表面进行原位等离子体注入，形成氮化物保护层，避免bf3或b2h6气体在离子注入时对第二多晶硅层12造成的凹陷，提高了器件的良率。
30.本实施例中的栅极可以应用到诸如dram装置、sram装置的易失性存储器装置或者诸如flash装置、pram装置、mram装置、rram装置的非易失性存储器装置上。
31.进一步地，具有上述半导体装置的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
32.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
33.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。