半导体结构及制作方法与流程

1.本技术涉及半导体技术领域，具体涉及一种半导体结构及制作方法。


背景技术：

2.闪存装置通过在控制栅极上施加适当的电压，使电子出入浮动栅极，介电膜的作用为将施加至控制栅极的电压传达至浮动栅极，传达至浮动栅极的电压损失越小则表明电特性越好。如果传达至浮动栅极的电压较大，则可以提高耦合率，减少电量损失。现有技术的介电膜面积不够大，导致耦合率不够高，现在主要是通过改变栅极结构的方法来提高耦合率，缺点是需要增加很多工艺步骤，因此降低了生产效率，很难适用于实际生产。


技术实现要素：

3.本技术的目的是提供一种半导体结构及制作方法。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
4.根据本技术实施例的第一个方面，提供一种半导体结构，包括：
5.半导体衬底，所述半导体衬底上包括有源区；
6.两个隔离结构，分别位于所述有源区的两侧且高于所述半导体衬底表面，并且所述隔离结构位于衬底中的部分具有上大下小的形状；
7.第一栅氧化层，位于所述有源区上；
8.浮置栅极层，位于所述第一栅氧化层上；
9.第二栅氧化层，覆盖所述隔离结构和所述浮置栅极层；
10.控制栅极层，覆盖所述第二栅氧化层。
11.根据本技术实施例的第二个方面，提供一种半导体结构制造方法，包括：
12.提供半导体衬底；
13.在所述半导体衬底上形成叠层结构，并根据要形成的隔离结构将所述叠层结构进行图案化以形成图案化叠层结构；
14.以所述图案化叠层结构为掩模刻蚀所述半导体衬底形成沟槽；
15.填充所述沟槽形成预备隔离结构层，使得所述预备隔离结构层的上表面与所述叠层结构的上表面齐平；
16.刻蚀掉所述图案化叠层结构并依次填充第一栅氧化层和浮置栅极层，以使得所述浮置栅极层的上表面和所述预备隔离结构层的上表面齐平；
17.刻蚀减薄预备隔离结构层直至所述预备隔离结构层的上表面略高于所述沟道氧化物层的顶面，并依次覆盖第二栅氧化层和控制栅极层。
18.本技术实施例的第一个方面提供的技术方案可以包括以下有益效果：
19.本技术实施例提供的半导体结构，其浮动栅极的结构相较于现有技术并无变化，
其第二栅氧化层的面积较大，因此在使用时耦合率较高，电量损失小，提高了存储装置的可靠性。
20.本技术实施例的第二个方面提供的技术方案可以包括以下有益效果：
21.本技术实施例的半导体结构制造方法，在不改变浮动栅极结构的情况下，在浮置栅极层和控制栅极层之间形成了面积较大的第二栅氧化层，且未增加复杂的工艺步骤，提升了半导体结构的耦合率，提升了闪存装置可靠性。
22.本技术的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本技术实施例了解。本技术的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
23.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1示出了本技术的一个实施例的半导体结构的示意图；
25.图2示出了本技术的另一个实施例的半导体结构制造方法的流程图；
26.图3示出了图2所示实施例中步骤s10所形成的结构示意图；
27.图4示出了在图3所示结构的基础上形成缓冲层、金属介质层和硬掩模层之后的结构示意图；
28.图5示出了在图4所示结构的基础上形成掩模版层之后的结构示意图；
29.图6示出了在图5所示结构的基础上形成沟道之后的结构示意图；
30.图7示出了在图6所示结构的基础上形成有源区之后的结构示意图；
31.图8示出了在图7所示结构的基础上形成预备隔离结构层之后的结构示意图；
32.图9示出了在图8所示结构的基础上形成第二沟槽之后的结构示意图；
33.图10示出了在图9所示结构的基础上形成沟道氧化物层和浮置栅极层之后的结构示意图；
34.图11示出了在图10所示结构的基础上形成隔离结构层、第二栅氧化层之后的结构示意图；
35.图12示出了在图11所示结构的基础上形成控制栅极层之后的结构示意图。
具体实施方式
36.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
37.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制
造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
38.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
39.如图1所示，本技术的一个实施例提供了一种半导体结构，包括：
40.半导体衬底，半导体衬底上包括有源区1’；
41.两个隔离结构9’，分别位于所述有源区1’的两侧且高于所述半导体衬底表面，例如高出的高度可以为10-100nm，并且隔离结构9’位于衬底中的部分具有上大下小的形状；
42.第一栅氧化层11，位于所述有源区1’上；
43.浮置栅极层12，位于第一栅氧化层11上；浮置栅极层12的上表面高于隔离结构9’的上表面，例如高出的高度可以为20-200nm；
44.第二栅氧化层13，位于隔离结构9’和浮置栅极层12上，覆盖隔离结构9’的顶面和浮置栅极层12的顶面；
45.控制栅极层14，位于第二栅氧化层13上，覆盖第二栅氧化层13上表面。
46.隔离结构9’可以为场氧化层或浅沟槽隔离，本实施例中的隔离结构9’以场氧化层为例。
47.浮置栅极层12和控制栅极层14可以为多晶硅栅极层或金属栅极层，本实施例中的浮置栅极层12和控制栅极层14以多晶硅栅极层为例。
48.本技术实施例的半导体结构，其浮动栅极12的结构相较于现有技术并无变化，其第二栅氧化层13的面积较大，因此在使用时耦合率较高，电量损失小，提高了存储装置的可靠性。
49.如图2所示，本技术的另一个实施例，提供了一种半导体结构制造方法，包括：
50.s10、提供半导体衬底1，在半导体衬底1上依次形成衬垫层2和第一厚度的预备缓冲层3，参考图3所示。
51.半导体衬底1可以为硅材料制成的。预备缓冲层3可以为多晶硅材料制成的。预备缓冲层3使用多晶硅以cvd方式沉积，沉积率高，沉积适当厚度(100～200)时产生厚度不一致的问题(沉积185时每个lot相差30以内)。
52.s20、刻蚀预备缓冲层3的上表面以便减小预备缓冲层3的厚度，得到第二厚度的缓冲层3’，参考图4所示；第二厚度小于第一厚度。
53.上述第一厚度为200到1000，上述第二厚度为100到200。对预备缓冲层3的刻蚀可以利用nh4oh、h2o2与h2o的混合物进行湿式刻蚀。
54.预备缓冲层3厚度》300，通过湿式刻蚀，将预备缓冲层3的厚度减少至100～200。预备缓冲层3的适当厚度由耦合率和刻蚀阻止件(stopper)之间的均衡关系决定。
55.沉积300以上的预备缓冲层3，之后以nsc-1湿式刻蚀工艺进行回刻蚀，则可以形成厚度一致的200以下的缓冲层3’。因此可以只增加简单的回刻蚀工艺，以便于在浮动栅极和控制栅极之间形成厚度均匀的第二栅氧化层，提升闪存半导体装置的耦合率，提升装置可靠性。
56.下表所示为某实施方式中预备缓冲层3和缓冲层3’的参数：
[0057] 平均厚度stdrange预备缓冲层3331.975.57缓冲层1857.6328.11
[0058]
湿式刻蚀可以使用sc-1(标准清洗液)或nsc-1(新标准清洗液)刻蚀液。
[0059]
上述sc-1包含3～10:1:60～200的nh4oh、h2o2与h2o，上述nsc-1包含约4:1:95的nh4oh、h2o2与h2o。在由多晶硅形成的预备缓冲层3应使用nsc-1溶液以实现均匀的刻蚀。
[0060]
s30、在缓冲层3’上依次沉积形成金属介质层6和硬掩模层4，参考图4所示；硬掩模层4用于作为刻蚀掩模。
[0061]
s40、在硬掩模层4上形成带有图案的掩模版层5，参考图5所示。掩模版层5为光刻胶材料制成。
[0062]
s50、沿着掩模版层5的图案制造出沟道7，直至暴露半导体衬底1的顶面，参考图6所示。制造出沟道7的过程需要用到离子注入等技术手段。
[0063]
s60、在沟道7内刻蚀半导体衬底1，形成多个倒梯形的第一沟槽8，在相邻两第一沟槽8之间形成有源区1’，参考图7所示；有源区1’的横截面为梯形形状。
[0064]
s70、在第一沟槽8内沉积形成预备隔离结构层9，使得预备隔离结构层9的上表面与硬掩模层4的上表面齐平，参考图8所示。预备隔离结构层9为高密度等离子体氧化物沉积形成。
[0065]
s80、刻蚀去除相邻两预备隔离结构层9之间的硬掩模层4、金属介质层6、缓冲层3’和衬垫层2，形成多个第二沟槽10，直至暴露有源区1’的顶面，参考图9所示。第二沟槽10的水平宽度略大于有源区1’的顶面宽度，且第二沟槽10横截面的左下角和右下角为圆弧状。缓冲层3’的设置增加了第二沟槽10的深度。
[0066]
s90、在第二沟槽10内依次沉积形成沟道氧化物层11和浮置栅极层12，以使得浮置栅极层的上表面和预备隔离结构层的上表面齐平，参考图10所示。浮置栅极层12的左下角和右下角分别与两侧的预备隔离结构层9相接触。
[0067]
s100、刻蚀预备隔离结构层9，得到隔离结构层9’，参考图11所示；隔离结构层9’的顶面略高于沟道氧化物层11顶面。
[0068]
s110、在隔离结构9和浮置栅极层12上沉积形成第二栅氧化层13，参考图11所示；第二栅氧化层13覆盖隔离结构层9’以及浮置栅极层12的顶面；由于浮置栅极层12的顶面与隔离结构层9’的顶面的相对高度较大，所以形成的第二栅氧化层13的表面积也较大，相比于现有技术，在不改变栅极结构的情况下增大了第二栅氧化层13的表面积。第二栅氧化层13的材料可以为氧化物，例如可以为氧化钛。
[0069]
s120、在第二栅氧化层13上沉积形成控制栅极层14，参考图12所示。
[0070]
第二栅氧化层13位于控制栅极层14与浮置栅极层12之间，用于将施加至控制栅极层14的电压传达至浮置栅极层12。
[0071]
本实施例的半导体结构制造方法，在不改变浮动栅极结构的情况下，在浮置栅极层和控制栅极层之间形成了面积较大的第二栅氧化层，未增加复杂的工艺步骤，提升了半导体结构的耦合率，提升了闪存装置可靠性。
[0072]
本技术的另一个实施例提供了一种电子设备，包括上述的半导体结构。该电子设
备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备和移动电源等。
[0073]
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0074]
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。