包含自对准导电触点的存储器装置的制作方法

1.本文中描述的实施例涉及包含耦合于存储器装置的数据线与存储器单元串的支柱之间的导电结构的存储器装置。


背景技术：

2.存储器装置广泛用于计算机及许多其它电子物品中。存储器装置通常具有用于存储信息(例如数据)的众多存储器单元及将信息(呈电信号形式)来回载送于存储器单元的数据线。在存储器装置制造期间，存储器单元通常划分成物理块。在形成存储器装置的一些常规过程中，存储器装置中的块易受块弯曲误差影响，其中块的结构可弯曲。块弯曲误差可致使存储器装置的一些导电元件之间失准。中等块弯曲误差可导致此类导电元件之间的不良电连接。严重块弯曲误差可导致存储器装置中的一些电连接故障。


技术实现要素：

3.一方面，本技术案提供一种设备，其包括：导电材料层阶，其与电介质材料层阶交错；存储器单元串，其包含延伸穿过所述导电材料层阶及所述电介质材料层阶的相应支柱；电介质结构，其形成于狭缝中，所述狭缝延伸穿过所述导电材料层阶及所述电介质材料层阶，所述电介质结构将所述导电材料层阶及所述电介质材料层阶分离成第一部分及第二部分，所述第一部分包含所述存储器单元串中的第一存储器单元串，所述第二部分包含所述存储器单元串中的第二存储器单元串；第一导电结构，其定位于所述第一存储器单元串的相应支柱之上且电耦合到所述相应支柱；第二导电结构，其定位于所述第二存储器单元串的相应支柱之上且电耦合到所述相应支柱；及导电线，其接触所述电介质结构、所述第一导电结构中的导电结构及所述第二导电结构中的导电结构。
4.在另一方面中，本技术案提供一种设备，其包括：导电材料层阶，其与电介质材料层阶交错；存储器单元串，其包含延伸穿过所述导电材料层阶及所述电介质材料层阶的相应支柱；第一导电触点，其分别电耦合到所述支柱；额外电介质材料层阶，其定位于所述第一导电触点之上；第二导电触点，其分别形成于所述额外电介质材料中的相应位置中且耦合到所述第一导电触点；电介质结构，其形成于狭缝中，所述狭缝延伸穿过所述导电材料层阶及所述电介质材料层阶，所述电介质结构将所述导电材料层阶及所述电介质材料层阶分离成第一部分及第二部分，所述第一部分包含所述存储器单元串中的第一存储器单元串，所述第二部分包含所述存储器单元串中的第二存储器单元串，所述电介质结构将所述额外电介质材料层阶分离成第一电介质部分及第二电介质部分，所述第一电介质部分包含所述第二导电触点的第一部分，所述第二电介质部分包含所述第二导电触点的第二部分；及导电区域，其接触所述电介质结构、所述第一电介质部分中的所述第二导电触点中的导电触点及所述第二电介质部分中的所述第二导电触点中的导电触点。
5.在又一方面中，本技术案提供一种方法，其包括：形成与第二材料层阶交错的第一材料层阶；形成存储器单元串，其包含形成穿过所述第一材料层阶及所述第二材料层阶的
所述存储器单元串的相应支柱；分别在所述支柱之上形成导电结构；在形成导电结构之后形成狭缝，所述狭缝将所述导电结构划分成所述导电结构的第一部分及所述导电结构的第二部分，所述狭缝经形成穿过所述第一材料层阶及所述第二材料层阶且将所述第一材料层阶及所述第二材料层阶划分成第一部分及第二部分，所述第一部分及所述第二部分中的每一者包含所述存储器单元串的相应部分；在所述狭缝中形成电介质结构；及在所述电介质结构、所述导电结构的所述第一部分的导电结构及所述导电结构的所述第二部分的导电结构之上形成导电线且使所述导电线接触所述电介质结构、所述导电结构的所述第一部分的所述导电结构及所述导电结构的所述第二部分的所述导电结构。
6.在又一方面中，本技术案提供一种方法，其包括：形成与第二电介质材料层阶交错的第一电介质材料层阶；形成存储器单元串，其包含形成穿过所述第一电介质材料层阶及所述第二电介质材料层阶的所述存储器单元串的相应支柱；在形成所述支柱之后形成与第二额外电介质材料层阶交错的第一额外电介质材料层阶；分别在所述支柱之上形成穿过所述第一额外电介质材料层阶及所述第二额外电介质材料层阶的导电结构；在形成所述导电结构之后形成狭缝，所述狭缝经形成穿过所述第一额外电介质材料层阶、所述第二额外电介质材料层阶、所述第一电介质材料层阶及所述第二电介质材料层阶，所述狭缝将所述第一电介质材料层阶及所述第二电介质材料层阶划分成第一部分及第二部分，所述第一部分及所述第二部分中的每一者包含所述存储器单元串的相应部分，所述狭缝将所述第一额外电介质材料层阶及所述第二额外电介质材料层阶划分成第一额外部分及第二额外部分，所述第一额外部分包含所述导电结构的第一部分，所述第二额外部分包含所述导电结构的第二部分；用相应导电材料层阶替换所述第一部分及所述第二部分中的所述第一电介质材料层阶及所述第一额外部分及所述第二额外部分中的所述第一额外电介质材料层阶；在所述狭缝中形成电介质结构，所述电介质结构电分离所述第一部分中的所述导电材料层阶与所述第二部分中的所述导电材料层阶，所述电介质结构电分离所述第一额外部分中的所述导电材料层阶与所述第二额外部分中的所述导电材料层阶；及在所述电介质结构、所述导电结构的所述第一部分的导电结构及所述导电结构的所述第二部分的导电结构之上形成导电线且使所述导电线接触所述电介质结构、所述导电结构的所述第一部分的所述导电结构及所述导电结构的所述第二部分的所述导电结构。
7.在又一方面中，本技术案提供一种方法，其包括：形成与第二电介质材料层阶交错的第一电介质材料层阶；形成存储器单元串，其包含形成穿过所述第一电介质材料层阶及所述第二电介质材料层阶的所述存储器单元串的相应支柱；分别在所述支柱之上形成导电结构，其包含形成所述导电结构的相应第一导电触点；在所述第一导电触点之上形成第一开口，使得所述第一开口中的每一者与所述第一导电触点中的相应导电触点竖直对准；在所述第一开口中形成电介质材料；在所述第一开口中形成所述电介质材料之后形成狭缝，所述狭缝经形成穿过所述第一电介质材料层阶及所述第二电介质材料层阶，所述狭缝将所述第一电介质材料层阶及所述第二电介质材料层阶划分成第一部分及第二部分，所述第一部分及所述第二部分中的每一者包含所述存储器单元串的相应部分，所述狭缝将所述第一导电触点划分成所述第一导电触点的第一部分及所述第一导电触点的第二部分；用相应导电材料层阶替换所述第一部分及所述第二部分中的所述第一电介质材料层阶；在所述狭缝中形成电介质结构，所述电介质结构电分离所述第一部分中的所述导电材料层阶与所述第
二部分中的所述导电材料层阶；在所述第一开口中的所述电介质材料的相应位置处形成第二开口以分别在所述第二开口处暴露所述第一导电触点；分别在所述第二开口中形成所述导电结构的第二导电触点，所述第二导电触点接触所述第一导电触点的所述第一及第二部分中的相应导电触点；及在所述电介质结构、所述第二导电触点中接触所述第一导电触点的所述第一部分的导电触点的导电触点及所述第二导电触点中接触所述第一导电触点的所述第二部分的导电触点的导电触点之上形成导电线且使所述导电线接触所述电介质结构、所述第二导电触点中接触所述第一导电触点的所述第一部分的所述导电触点的所述导电触点及所述第二导电触点中接触所述第一导电触点的所述第二部分的所述导电触点的所述导电触点。
附图说明
8.图1展示根据本文中描述的一些实施例的呈存储器装置形式的设备的框图。
9.图2展示根据本文中描述的一些实施例的包含具有存储器单元串及相关联选择电路的存储器阵列的存储器装置的一部分的通用示意图。
10.图3展示根据本文中描述的一些实施例的图2的存储器装置的详细示意图。
11.图4a展示根据本文中描述的一些实施例的包含两个存储器单元块中的导电结构及所述两个块之间的电介质结构的图3的存储器装置的一部分的结构的侧视图(例如横截面)。
12.图4b展示根据本文中描述的一些实施例的包含数据线、导电结构及存储器单元支柱的相对位置的图4a的存储器装置的一部分的俯视图。
13.图4c展示根据本文中描述的一些实施例的图4a及图4b的存储器装置的导电结构及支柱的导电触点的宽度(例如直径)之间的关系。
14.图5展示根据本文中描述的一些实施例的在图4a的存储器装置的块之间包含存储器阵列、阶梯区域及电介质结构的图4a的存储器装置的俯视图。
15.图6展示根据本文中描述的一些实施例的图5的存储器装置的块中的一者的阶梯结构的侧视图。
16.图7a、图7b及图7c到图31a、图31b及图31c展示根据本文中描述的一些实施例的在形成存储器装置的过程期间元件的不同视图。
17.图32a、图32b、图32c到图55a、图55b及图55c展示根据本文中描述的一些实施例的在形成另一存储器装置的过程期间元件的不同视图。
具体实施方式
18.本文中描述的技术涉及存储器装置的导电结构及阶梯结构。导电结构包含可为存储器装置的数据线(例如位线)与支柱(存储器单元支柱)之间的导电路径的部分的导电触点。阶梯结构可经形成以耦合到将控制信号(例如字线信号)载送到存储器装置的控制栅极(例如字线)的导电触点。所描述的技术包含形成存储器装置的过程，使得与导电结构相关联的导电触点与存储器装置的阶梯结构之间的物理连接可可靠地形成，尽管可能发生块弯曲误差。因此，存储器描述装置的可靠性可维持或改进。还可实现经改进良率。本文中描述的技术的改进及益处在下文参考图1到图55c进一步论述。
19.图1展示根据本文中描述的一些实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含含有布置成例如块blk0到blk1的块(存储器单元块)的存储器单元102的一存储器阵列(或多个存储器阵列)101。块blk0及blk1中的每一者自身可包含子块，例如子块sb0及sb1。在存储器装置100的物理结构中，存储器单元102可竖直布置(例如，堆叠于彼此之上)于存储器装置100的衬底(例如半导体衬底)之上。图1展示具有两个块blk0及blk1及所述块中的每一者中的两个子块的存储器装置100作为实例。存储器装置100可具有多于两个块及所述块中的每一者中的多于两个子块。
20.如图1中展示，存储器装置100可包含存取线(其可包含字线)150及数据线(其可包含位线)170。存取线150可载送信号(例如字线信号)wl0到wlm。数据线170可载送信号(例如位线信号)bl0到bln。存储器装置100可使用存取线150选择性存取块blk0及blk1的存储器单元102及使用数据线170选择性与块blk0及blk1的存储器单元102交换信息(例如数据)。块blk0可具有与块blk1的存取线(例如字线)电分离的存取线(例如字线)。相同块的子块可共享存取线(例如，可共享字线)且可通过相同存取线控制。举例来说，块blk0的子块sb0及sb1可共享与块blk0相关联的一群组存取线，且块blk1的子块sb0及sb1可共享与块blk1相关联的另一群组存取线。
21.存储器装置100可包含接收线(例如地址线)103上的地址信息(例如地址信号)addr的地址寄存器107。存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路系统108及列地址电路系统109。基于经解码地址信息，存储器装置100可确定在存储器操作期间将存取块blk0及blk1的哪些子块的哪些存储器单元102。存储器装置100可执行读取操作以从块blk0及blk1的存储器单元102读取(例如感测)信息(例如先前存储的信息)或执行写入(例如编程)操作以将信息存储(例如，编程)于块blk0及blk1的存储器单元102中。存储器装置100可使用与信号bl0到bln相关联的数据线170提供存储于存储器单元102中的信息或获得从存储器单元102读取(例如，感测)的信息。存储器装置100还可执行擦除操作以从块blk0及blk1的一些或所有存储器单元102擦除信息。
22.存储器装置100可包含控制单元118，其可经配置以基于线104上的控制信号控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如芯片启用信号ce#、写入启用信号we#)以指示存储器装置100可执行哪一操作(例如读取、写入或擦除操作)。存储器装置100外部的其它装置(例如存储器控制器或处理器)可控制线104上的控制信号的值。线104上的信号的组合的特定值可产生致使存储器装置100执行对应存储器操作(例如读取、写入或擦除操作)的命令(例如读取、写入或擦除命令)。
23.存储器装置100可包含感测及缓冲电路系统120，其可包含例如感测放大器及页面缓冲器电路的组件(例如数据锁存器)。感测及缓冲电路系统120可响应来自列存取电路系统109的信号bl_sle0到bl_seln。感测及缓冲电路系统120可经配置以确定(例如，通过感测)从块blk0及blk1的存储器单元102读取(例如，在读取操作期间)的信息值且将所述信息值提供到线(例如全局数据线)175。感测及缓冲电路系统120还可经配置以使用线175上的信号基于线175上的信号值(例如电压值)(例如，在写入操作期间)确定存储(例如，编程)于块blk0及blk1的存储器单元102中(例如，在写入操作期间)的信息值。
24.存储器装置100可包含输入/输出(i/o)电路系统117以在块blk0及blk1的存储器单元102与线(例如i/o线)105之间交换信息。线105上的信号dq0到dqn可表示从块blk0及
blk1的存储器单元102读取或存储于存储器单元102中的信息。线105可包含存储器装置100内的节点或其中可驻留存储器装置100的封装上的引脚(或焊料球)。存储器装置100外部的其它装置(例如存储器控制器或处理器)可通过线103、104及105与存储器装置100通信。
25.存储器装置100可接收供应电压，包含供应电压vcc及vss。供应电压vss可在接地电势(例如，具有约0伏特的值)下操作。供应电压vcc可包含从例如电池或交流到直流(ac-dc)转换器电路系统的外部电源供应到存储器装置100的外部电压。
26.存储器单元102中的每一者可经编程以存储表示最多一个位(例如单个位)的值或多个位(例如两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元102中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称为单层阶单元。在另一实例中，存储器单元102中的每一者可经编程以存储表示多个位的值(例如两个位的四个可能值“00”、“01”、“10”、“11”中的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者或另一数目个多个位(例如每一存储器单元中的多于三个位)的其它值中的一者)的信息。具有存储多个位的能力的单元有时称为多层阶单元(或多状态单元)。
27.存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可在电源(例如电压vcc、vss或两者)与存储器装置100断开时留存存储于其上的信息。举例来说，存储器装置100可为快闪存储器装置，例如nand快闪(例如3d nand)或nor快闪存储器装置或另一种类的存储器装置，例如可变电阻存储器装置(例如相变存储器装置或电阻随机存取存储器(ram)装置)。
28.所属领域的一般技术人员可认识到，存储器装置100可包含其它组件，其中若干者未展示于图1中以便不模糊本文中描述的实例实施例。存储器装置100的至少一部分可包含类似于或相同于下文参考图2到图55a描述的存储器装置中的任何者的结构的结构且执行类似于或相同于下文参考图2到图55a描述的存储器装置中的任何者的操作的操作。
29.图2展示根据本文中描述的一些实施例的包含具有存储器单元串及相关联选择电路的存储器阵列201的存储器装置200的一部分的通用示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。
30.如图2中展示，存储器装置200可包含块(存储器单元块)blk0及blk1。展示两个块作为实例。存储器装置200可包含许多块(例如高达数千个或更多块)。在存储器装置200的物理结构中，块可经布置(例如，经形成)为一个块挨着另一块，使得每一块可具有相邻块。相邻块是彼此紧挨(例如紧邻)定位的块。举例来说，在存储器装置200的物理结构中，块blk0及blk1可为相邻块。
31.存储器装置200的块blk0及blk1中的每一者可包含(例如，可划分成)子块。举例来说，块blk0及blk1中的每一者可包含子块sb0及sb1。块blk0及blk1可包含相同数目个子块。图2展示其中块blk0及blk1中的每一者可包含两个子块(例如sb0及sb1)的实例。然而，块blk0及blk1中的每一者可具有多于两个块(例如四个子块sb0、sb1、sb2及sb3或多于四个子块)。
32.如图2中展示，每一子块(例如sb0或sb1)自身具有可与相应选择电路相关联(例如，耦合到相应选择电路)的存储器单元串。举例来说，块blk0的子块sb0具有存储器单元串231a、232a及233a及相应相关联选择电路(例如漏极选择电路)241a、242a及243a及相应选
择电路(例如源极选择电路)241'a、242'a及243'a。在另一实例中，块blk0的子块sb1具有存储器单元串234a、235a及236a及相应相关联选择电路(例如漏极选择电路)244a、245a及246a及相应选择电路(例如源极选择电路)244'a、245'a及246'a。
33.类似地，块blk1的子块sb0具有存储器单元串231b、232b及233b及相应相关联选择电路(例如漏极选择电路)241b、242b及243b及相应选择电路(例如源极选择电路)241'b、242'b及243'b。块blk1的子块sb1具有存储器单元串234b、235b及236b及相应相关联选择电路(例如漏极选择电路)244b、245b及246b及相应选择电路(例如源极选择电路)244'b、245'b及246'b。存储器装置200的块(例如块blk0及blk1)的子块可具有相同数目个存储器单元串及相关联选择电路。
34.图2展示子块中(例如子块sb0中)的三个存储器单元串及其相关联电路的实例。块blk0及blk1的每一子块中的存储器单元串及其相关联选择电路的数目可变化。存储器装置200的存储器单元串中的每一者可包含串联连接的存储器单元(图3及图4a中详细展示)及支柱(例如图4a中的支柱450)，其中串联连接的存储器单元可沿着支柱的相应部分定位(例如竖直定位)。
35.如图2中展示，存储器装置200可包含分别载送信号bl0到bln的数据线2700到270n。数据线2700到270n中的每一者可经结构化为可包含导电材料(例如导电掺杂多晶硅(掺杂多晶硅)、金属或其它导电材料)的导电线。
36.块blk0及blk1的存储器单元串可共享数据线2700到270n以载送从存储器装置200的所选择存储器单元(例如块blk0或blk1中的所选择存储器单元)的存储器单元读取的或存储于所述存储器单元中的信息(呈信号形式)。举例来说，(块blk0的)存储器单元串231a、234a、(块blk1的)存储器单元串231b及234b可共享数据线2700。(块blk0的)存储器单元串232a、235a、(块blk1的)存储器单元串232b及235b可共享数据线2701。(块blk0的)存储器单元串233a、236、(块blk1的)存储器单元串233b及236b可共享数据线2702。
37.存储器装置200可包含可载送信号(例如源极线信号)src的源极(例如源极线、源极板或源极区域)290。源极290可经结构化为存储器装置200的导电线或导电板(例如导电区域)。源极290可为块blk0及blk1的共同源极(例如共同源极板或共同源极区域)。替代地，块blk0及blk1中的每一者自身可具有类似于源极290的源极。源极290可经耦合到存储器装置200的接地连接。
38.存储器装置200可包含可为存储器装置200的存取线的部分(其可对应于图1的存储器装置100的存取线150的部分)的块blk0中的控制栅极(例如字线)2200、2210、2220及2230。存储器装置200可包含可为存储器装置200的其它存取线的部分(其可对应于图1的存储器装置100的存取线150的部分)的块blk1中的控制栅极(例如字线)2201、2211、2221及2231。控制栅极2200、2210、2220及2230可彼此电分离。控制栅极2201、2211、2221及2231可彼此电分离。控制栅极2200、2210、2220及2230可与控制栅极2201、2211、2221及2231电分离。因此，块blk0及blk1可单独存取(例如，一次存取一个)。举例来说，可在一时间使用控制栅极2200、2210、2220及2230存取块blk0，且可在另一时间使用控制栅极2201、2211、2221及2231存取块blk1。
39.存储器装置200可在存储器装置200的块(例如块blk0及blk1)中具有相同数目个控制栅极。在图2的实例中，存储器装置200在块blk0及blk1中的每一者中具有四个控制栅
极。图2展示在块blk0及blk1中包含四个控制栅极的存储器装置200作为实例。存储器装置200的块(例如块blk0及blk1)中的控制栅极数目可不同于四个。举例来说，块blk0及blk1中的每一者可包含数百个控制栅极。
40.控制栅极2200、2210、2220及2230中的每一者可为定位于存储器装置200的一层阶中的导电材料(例如导电材料层)的结构(例如层阶)的部分。控制栅极2200、2210、2220及2230可载送对应信号(例如字线信号)wl00、wl10、wl20及wl30。存储器装置200可使用信号wl00、wl10、wl20及wl30在操作(例如读取、写入或擦除操作)期间选择性控制对块blk0的存储器单元的存取。举例来说，在读取操作期间，存储器装置200可使用信号wl00、wl10、wl20及wl30控制对块blk0的所选择存储器单元的存取以从块blk0的存储器单元读取(例如感测)信息(例如先前存储的信息)。在另一实例中，在写入操作期间，存储器装置200可使用信号wl00、wl10、wl20及wl30控制对块blk0的所选择存储器单元的存取以将信息存储于块blk0的所选择存储器单元中。
41.控制栅极2201、2211、2221及2231中的每一者可为定位于存储器装置200的一层阶中的导电材料(例如导电材料层)的结构(例如层阶)的部分。控制栅极2201、2211、2221及2231可载送对应信号(例如字线信号)wl01、wl11、wl21及wl31。存储器装置200可使用信号wl01、wl11、wl21及wl31在操作(例如读取、写入或擦除操作)期间选择性控制对块blk1的存储器单元的存取。举例来说，在读取操作期间，存储器装置200可使用信号wl01、wl11、wl21及wl31控制对块blk1的所选择存储器单元的存取以从块blk1的存储器单元读取(例如感测)信息(例如先前存储的信息)。在另一实例中，在写入操作期间，存储器装置200可使用信号wl01、wl11、wl21及wl31控制对块blk1的所选择存储器单元的存取以将信息存储于块blk1的所选择存储器单元中。
42.如图2中展示，在块blk0的子块sb0中，存储器装置200包含可由选择电路241a、242a及243a共享的选择线(例如漏极选择线)2800、2810及2820。在块blk0的子块sb1中，存储器装置200包含可由选择电路244a、245a及246a共享的选择线(例如漏极选择线)2801、2811及2821。块blk0可包含可由选择电路241'a、242'a、243'a、244'a、245'a及246'a共享的选择线(例如源极选择线)284。
43.在块blk1的子块sb0中，存储器装置200包含可由选择电路241b、242b及243b共享的选择线(例如漏极选择线)2800、2810及2820。块blk0的选择线2800、2810及2820与块blk1的选择线2800、2810及2820电分离。在块blk1的子块sb1中，存储器装置200包含可由选择电路244b、245b及246b共享的选择线(例如漏极选择线)2801、2811及2821。块blk1的选择线2801、2811及2821与块blk0的选择线2801、2811及2821电分离。块blk1可包含可由选择电路241'b、242'b、243'b、244'b、245'b及246'b共享的选择线(例如源极选择线)284。
44.图2展示其中存储器装置200包含与子块(例如块blk0的子块sb0)中的漏极选择电路(例如选择电路241a、242a或243a)相关联的三个漏极选择线(例如选择线2800、2810及2820)。然而，存储器装置200可包含与漏极选择电路相关联的少于或多于三个漏极选择线。
45.图2展示其中存储器装置200包含与子块(例如块blk0的子块sb0)中的源极选择电路(例如选择电路241'a、242'a或243'a)相关联的一个源极选择线(例如选择线284)。然而，存储器装置200可包含与源极选择电路相关联的多于一个源极选择线。
46.存储器装置200的漏极选择电路中的每一者可包含串联连接于相应数据线与相应
存储器单元串之间的多个漏极选择门(例如图3中展示的串联连接的三个晶体管)。漏极选择门可由相应漏极选择线基于提供到相应漏极选择线上的信号的电压来控制(例如接通或断开)。
47.存储器装置200的源极选择电路中的每一者可包含耦合于源极290与相应存储器单元串之间的选择门(在图3中展示)。源极选择门可由源极选择线基于提供到源极选择线上的信号的电压来控制(例如接通或断开)。
48.在图2中，存储器装置200的存储器单元串中的每一者具有布置成串(例如，彼此串联耦合)以存储信息的存储器单元(在图3中展示)。在存储器装置200的操作(例如读取、写入或擦除操作)期间，存储器单元串可经个别选择以存取所选择存储器单元串中的存储器单元以便将信息存储于所选择存储器单元串中或从所选择存储器单元串读取信息。与所选择存储器单元串相关联的一或两个选择电路(漏极选择电路及源极选择电路)可被激活(例如，通过接通选择电路(或所选择电路)中的选择门(例如晶体管))，其取决于存储器装置200对所选择存储器单元串执行哪一操作。
49.在存储器装置200的操作期间激活存储器装置200的选择电路中的特定选择电路可包含将具有特定值的电压提供(例如施加)到与所述特定选择电路相关联的选择线上的信号。当存储器装置200的特定漏极选择电路被激活时，其可将与所述特定选择电路相关联的所选择存储器单元串电连接到相应数据线(例如数据线2700到270n中的一者)(例如，形成从所述所选择存储器单元串到所述相应数据线的电流路径)。当特定源极选择电路被激活时，其可将与所述特定选择电路相关联的所选择存储器单元串电连接到源极290(例如，形成从所述所选择存储器单元串到源极290的电流路径)。
50.图3展示根据本文中描述的一些实施例的图2的存储器装置200的详细示意图。为简单起见，图3中仅标记图2的存储器装置200的一些存储器单元串及一些选择电路。图3中的方向x、y及z可相对于存储器装置200的结构的物理方向(例如维度)。举例来说，z方向可为垂直于存储器装置200的衬底(例如图4a中展示的衬底499)的方向(例如，关于所述衬底的竖直方向)。z方向垂直于x方向及y方向(例如，z方向垂直于存储器装置200的x-y平面)。
51.如图3中展示，每一选择线可载送相关联选择信号。举例来说，在块blk0的子块sb0中，选择线(例如漏极选择线)2800、2810及2820可分别载送相关联信号(例如漏极选择门信号)sgd00、sgd10及sgd20。在块blk0的子块sb1中，选择线(例如漏极选择线)2801、2811及2821及2831可分别载送相关联信号sgd01、sgd11及sgd21。块blk0的子块sb0及sb1可共享块blk0的选择线284及相关联信号(例如源极选择门信号)sgs0。
52.在块blk1的子块sb0中，选择线(例如漏极选择线)2800、2810及2820可分别载送相关联信号sgd00、sgd10及sgd20。在块blk1的子块sb1中，选择线(例如漏极选择线)2801、2811及2821可分别载送相关联信号sgd01、sgd11及sgd21。块blk1的子块sb0及sb1可共享块blk1的选择线284及相关联信号(例如源极选择门信号)sgs1。
53.如图3中展示，子块内的漏极选择线(例如块blk0的子块sb0中的选择线2800、2810及2820)可彼此电分离且可与单独漏极选择门信号(例如信号sgd00、sgd10及sgd20)相关联。替代地，子块内的漏极选择线(例如块blk0的子块sb0中的选择线2800、2810及2820)可电耦合在一起且可与相同信号漏极选择门信号(例如单个sgd信号，未展示)相关联。
54.如图3中展示，存储器装置200可包含：存储器单元210、211、212及213；选择门(例
如漏极选择门或晶体管)260、261及262；及选择门(例如源极选择门)264，其可相对于存储器装置200的结构(在图4a中展示)物理布置于例如x、y及z方向(例如维度)的三个维度(3d)上。
55.在图3中，存储器装置200的存储器单元串(例如存储器单元串231a、232a、233a、234a、231b及234b)中的每一者可包含存储器单元210中的一者、存储器单元211中的一者、存储器单元212中的一者及存储器单元213中的一者。图3展示每一存储器单元串中的四个存储器单元210、211、212及213的实例。每一存储器单元串中的存储器单元数目可变化。
56.如图3中展示，选择电路(例如漏极选择电路)241a、242a、243a、244a、241b及244b中的每一者可包含三个选择门：选择门260中的一者、选择门261中的一者及选择门262中的一者。图3展示其中存储器装置200在每一漏极选择电路中包含三个漏极选择门(例如选择门260、261及262)的实例。然而，存储器装置200可在每一漏极选择电路中包含少于或多于三个漏极选择门，其取决于与每一漏极选择电路相关联的漏极选择线数目。每一漏极选择电路中的漏极选择门数目(例如在图3的实例中，三个)可等于与每一漏极选择电路相关联的漏极选择线数目(例如在图3的实例中，三个)。
57.选择电路(例如源极选择电路)241'a、242'a、243'a、244'a、241'b及244'b中的每一者可包含选择门264。图3展示其中存储器装置200在每一源极选择电路中包含一个源极选择门(例如选择门264)的实例。然而，存储器装置200可在每一源极选择电路中包含多于一个源极选择门，其取决于与每一源极选择电路相关联的源极选择线数目。每一源极选择电路中的源极选择门数目(例如在图3的实例中，一个)可等于与每一源极选择电路相关联的源极选择线数目(例如在图3的实例中，一个)。
58.选择门260、261、262及264中的每一者可操作为晶体管。举例来说，选择电路241a的选择门260可操作为场效晶体管(fet)，例如金属氧化物半导体fet(mosfet)。此mosfet的实例包含n沟道mos(nmos)晶体管。
59.如图3中展示，在特定选择电路之间共享的选择线可由所述特定选择电路的相应选择门共享。举例来说，块blk0的子块sb0的选择线2800可由块blk0的子块sb0的选择电路241a、242a及243a的选择门260共享。块blk0的子块sb0的选择线2810可由块blk0的子块sb0的选择电路241a、242a及243a的选择门261共享。块blk0的子块sb0的选择线2820可由块blk0的子块sb0的选择电路241a、242a及243a的选择门262共享。
60.在另一实例中，块blk0的子块sb0的选择线284可由块blk0的子块sb0的选择电路241'a、242'a及243'a的选择门264共享。
61.选择线(例如块blk0的子块sb0的选择线2800)可载送信号(例如信号sgd00)，但其不像开关(例如晶体管)那样操作。选择门(例如块blk0的子块sb0的选择电路241a的选择门260)可从相应选择线(例如块blk0的子块sb0的选择线2800)接收信号(例如信号sgd00)且可像开关(例如晶体管)那样操作。
62.在存储器装置200的物理结构中，选择线(例如块blk0的子块sb0的选择线2800)可为定位于存储器装置200的单个层阶中的导电材料(例如导电材料层(例如片))的结构(例如层阶)。导电材料可包含金属、掺杂多晶硅或其它导电材料。
63.在存储器装置200的物理结构中，选择门(例如块blk0的子块sb0的选择电路241a的选择门260)可包含(可由以下形成)：相应选择线(例如块blk0的子块sb0的选择线2800)
的导电材料的一部分、沟道材料(例如多晶硅通道)的一部分及导电材料的部分与沟道材料的部分之间的电介质材料的一部分(例如，类似于晶体管(例如fet)的栅极氧化物)。
64.图4a展示根据本文中描述的一些实施例的包含块blk0及blk1中的导电结构461、462、463及464及块blk0与blk1之间的电介质结构451的图3的存储器装置200的一部分的结构的侧视图(例如横截面)。图4a中的存储器装置200的结构对应于图3中展示的存储器装置200的示意图的部分。为简单起见，图3的存储器装置200的一些元件从图4a中展示的存储器装置200的部分的结构省略。
65.为简单起见，横截面线(例如剖面线)从本文中描述的图式中展示的一些或所有元件省略。存储器装置200(及本文中描述的其它存储器装置)的一些元件可从图式的特定图省略以便不模糊所述特定图中描述的一元件(或若干元件)的视图或描述。此外，本文中描述的图式中展示的元件的尺寸(例如物理结构)未按比例缩放。
66.如图4a中展示，存储器装置200可包含其上可形成块blk0及blk1的相应子块sb0及sb1的存储器单元串231a、234a、231b及234b的存储器单元210、211、212及213(例如，在相对于源极290及衬底499的z方向上竖直形成)的衬底499。
67.如图4a中展示，电介质结构451可电分离块blk0与块blk1。电介质结构451可在z方向上具有一深度(例如高度)。电介质结构451的深度可为源极290与数据线(例如数据线2700或2701)之间的距离(例如竖直距离)。图4b展示来自可形成于(或可包含)狭缝(未标记)及形成于(例如，填充于)狭缝中的材料451a及451b中的电介质结构451的俯视图的更多细节。材料451a可包含电介质材料(例如二氧化硅)。材料451b可包含多晶硅。
68.如图4a中展示，存储器装置200可包含相对于z方向的不同层阶409到416。层阶409到416是衬底499与数据线2700之间的内部装置层阶。
69.存储器装置200的衬底499可包含单晶(也称为单晶体)半导体材料。举例来说，衬底499可包含单晶硅(也称为单晶体硅)。衬底499的单晶半导体材料可包含杂质，使得衬底499可具有特定导电性类型(例如n型或p型)。
70.如图4a中展示，存储器装置200可包含定位于(例如形成于)衬底499中的电路系统495。电路系统495的至少一部分(例如整个电路系统495或电路系统495的仅一部分)可经定位于在存储器单元串231a、234a、231b及234b下面(例如，直接下面)的衬底499的一部分中。电路系统495可包含耦合到衬底499外的其它电路元件的电路元件(例如晶体管t1及t2及其它晶体管(未展示))。举例来说，数据线2700(图4a)及块blk0的控制栅极2200、2210、2220、2230及块blk1的控制栅极2201、2211、2221及2231可经耦合到存储器装置200的电路元件。电路系统495可包含存储器装置200的解码器电路、驱动器电路、缓冲器、感测放大器、电荷泵及其它电路系统。电路系统495的晶体管t1及t2(及其它晶体管，未展示)可为存储器装置200的此类解码器电路、驱动器电路、缓冲器、感测放大器、电荷泵及其它电路系统的部分(例如，可表示存储器装置200的此类解码器电路、驱动器电路、缓冲器、感测放大器、电荷泵及其它电路系统)。
71.源极290可包含导电材料(或材料(例如不同层阶的材料))且可具有在x方向上延伸的长度。图4a展示其中源极290可经形成于衬底499的一部分之上(例如，通过在衬底499之上沉积导电材料)的实例。替代地，源极290可经形成于衬底499的一部分中或上(例如，通过使衬底499的一部分掺杂)。
72.如图4a中展示，块blk0及blk1中的每一者的选择线(例如漏极选择线)2800、2810及2820可经定位于相应层阶414、415及416中。块blk0及blk1中的每一者的选择线(例如漏极选择线)2801、2811及2821也可定位于相应层阶414、415及416中。
73.块blk0及blk1中的每一者的选择线(例如源极选择线)284可经定位于衬底499与存储器单元串231a、234a、231b及234b之间的相同层阶(例如层阶409)中。
74.如图4a中展示，存储器单元串231a、234a、231b及234b的存储器单元210、211、212及213可分别定位于层阶410、411、412及413中。块blk0的控制栅极2200、2210、2220及2230(分别与存储器单元210、211、212及213相关联)可分别定位于是其中定位存储器单元210、211、212及213的相同层阶的层阶410、411、412及413中。块blk1的控制栅极2201、2211、2221及2231(分别与存储器单元210、211、212及213相关联)可分别定位于是其中可定位块blk0的控制栅极2200、2210、2220及2230的相同层阶的层阶410、411、412及413中。
75.存储器装置200还可包含与存储器装置200的不同层阶(例如与层阶409到416交错的层阶)中的其它元件交错的电介质材料(图4a中未标记)。举例来说，存储器装置200可包含定位于层阶415与416之间且与块blk0及blk1的选择线2800、2810及2820及2830交错(定位于所述选择线之间的空间中)的电介质材料(例如二氧化硅)。在另一实例中，存储器装置200可包含定位于层阶409与414之间且与块blk0的控制栅极2200、2210、2220及2230及块blk1的控制栅极2201、2211、2221及2231交错(定位于所述控制栅极之间的空间中)的其它电介质材料(例如二氧化硅)。
76.控制栅极2200、2210、2220、2230、2201、2211、2221及2231的实例材料包含单种导电材料(例如单种金属(例如钨))或导电材料的组合(例如氧化铝、氮化钛及钨的组合(例如多层))。
77.选择线2800、2810、2820、2801、2811、2821、2831及284可具有相同于控制栅极2200、2210、2220、2230、2201、2211、2221及2231的一材料(或若干材料)。
78.如图4a中展示，存储器装置200可包含块blk0及blk1的相应子块sb0及sb1中的支柱(存储器单元支柱)450。支柱450中的每一者可为相应存储器单元串的部分。支柱450中的每一者可具有向外延伸(例如，在z方向的方向上竖直延伸)的长度。
79.如图4a中展示，存储器单元210、211、212及213及控制栅极2200、2210、2220、2230、2201、2211、2221及2231可在z方向上沿着支柱450的相应部分(例如区段)定位(例如竖直定位)。
80.存储器装置200可包含可为支柱450中的相应支柱的部分且沿着相应支柱的长度连续延伸的结构430及结构405。结构405可包含电介质材料(例如二氧化硅)。结构430是相应存取线的紧邻部分(控制栅极2200、2210、2220及2230或控制栅极2201、2211、2221及2231)。结构430可包含部分401、402、403及404。沿着特定支柱的结构430的部分可形成紧邻所述特定支柱的存储器单元串的存储器单元中的每一者的部分。因此，存储器单元串的存储器单元210、211、212及213中的每一者可包含直接定位于存取线中的一者(控制栅极2200、2210、2220及2230、2201、2211、2221及2231中的一者)与相应支柱之间的结构430的部分(部分401、402、403及404中的每一者的部分)。
81.结构430可电耦合到源极290。结构430可包含可为在数据线2700与源极290之间传导电流的导电路径(例如支柱沟道结构)的部分的导电结构(例如部分404)。结构430可为
tanos(tan、al2o3、si3n4、sio2、si)结构的部分。举例来说，部分401(多晶硅层间电介质部分)可包含能够阻挡电荷隧穿的一或若干电荷阻挡材料(例如电介质材料，例如tan及al2o3)。部分402可包含可提供电荷存储功能(例如俘获电荷)以表示存储于存储器单元210、211、212或213中的信息值的电荷存储元件(例如一或若干电荷存储材料，例如si3n4)。部分403可包含能够允许电荷(例如电子)隧穿的电介质，例如一或若干隧穿电介质材料(例如sio2)。部分404可包含多晶硅(例如掺杂或未掺杂多晶硅)且可为可在存储器装置200的操作期间传导电流的沟道结构(例如支柱沟道)。作为实例，部分403可允许电子在写入操作期间从部分404隧穿到部分402且允许电子在存储器装置200的擦除操作期间从部分402隧穿到部分404。此外，部分403可允许空穴从部分404隧穿到部分402，从而在存储器装置200的擦除操作期间补偿经俘获电子重组。在存储器装置200的替代布置中，结构430可为sonos(si、sio2、si3n4、sio2、si)结构的部分。在另一替代布置中，结构430可为浮动栅极结构的部分(例如，部分402可为多晶硅且部分401及403中的每一者可为电介质(例如sio2))。图4a展示具有特定形状(例如图4a中展示的形状)的结构430的实例。然而，结构430可具有不同形状，只要其可为相应数据线(例如数据线2700或2701)与源极290之间的导电路径的部分。
82.如图4a及图4b中展示，存储器装置200可包含块blk0中的结构(例如漏极选择门电路)461及462及块blk1中的导电结构(例如漏极选择门电路)463及464。导电结构461及462可分别为块blk0的选择电路241a(图3)及选择电路244a(图2)的部分。导电结构461及462可分别形成于存储器单元串231a及234a的支柱450之上且耦合到(例如电耦合到)所述支柱。存储器装置200可包含电介质结构(例如子块分割器)481以电分离块blk0的子块sb0的选择线2800、2810及2820与块blk0的子块sb1的选择线2801、2811及2821。
83.导电结构463及464可分别为块blk1的选择电路231b及选择电路234b的部分。导电结构463及464可分别形成于存储器单元串231b及234b的支柱450之上且耦合到(例如电耦合到)所述支柱。存储器装置200可包含电介质结构(例如子块分割器)482以电分离块blk1的子块sb0的选择线2800、2810及2820与块blk1的子块sb1的选择线2801、2811及2821。
84.如图4a中展示，导电结构461、462、463及464中的每一者可包含导电触点441、导电触点442、导电触点(例如导电插塞)443、导电触点(例如支柱触点)444、导电区域(例如导电路径)445及电介质区域448及449。导电触点441、442、443及444可包含相同材料或不同材料。导电触点441及442可包含不同于导电触点443及444中的一或两者的材料(例如导电掺杂多晶硅或导电材料)的材料(例如钨或其它金属)。
85.导电区域445可包含掺杂或未掺杂多晶硅。电介质区域448及449可包含二氧化硅。导电区域445可形成导电结构461、462、463及464中的相应结构的选择门(例如选择晶体管)260、261及262中的每一者的沟道区域的部分。电介质区域448可为导电结构461、462、463及464中的相应结构的选择门(例如选择晶体管)260、261及262的栅极氧化物区域。电介质区域448可电分离导电结构461、462、463及464中的相应结构的导电区域445与选择线(例如选择线2800、2810及2820)。
86.如图4a中展示，选择线(例如2800)可为定位于存储器装置200的单个层阶中的导电材料(例如一或若干导电材料层(例如片))的结构(例如层阶)。如上文描述，选择线可载送信号(例如信号sgd00)，但其不像开关(例如晶体管)那样操作。选择门(例如260)可包含相应选择线的一部分(例如形成相应选择线的导电材料片的一部分)及额外结构以执行一
功能(例如晶体管的功能)。
87.举例来说，在图4a中，块blk0的子块sb0的选择门260可包含块blk0的子块sb0的选择线2800的一部分及块blk0的子块sb0的紧邻选择线2800的导电结构461的一部分(例如导电区域445的一部分)。在另一实例中，块blk0的子块sb0的选择门261可包含块blk0的子块sb0的选择线2810的一部分及块blk0的子块sb0的紧邻选择线2810的导电结构461的一部分(例如导电区域445的一部分)。在另一实例中，块blk0的子块sb0的选择门262可包含块blk0的子块sb0的选择线2820的一部分及块blk0的子块sb0的紧邻选择线2820的导电结构461的一部分(例如导电区域445的一部分)。
88.存储器单元串231a的导电结构461及结构430可在存储器装置200的操作(例如读取或写入操作)期间形成数据线2700与源极290之间通过存储器单元串231a的导电路径(例如电流路径)的部分。导电路径可包含导电触点441及442、导电触点(例如导电插塞)443、导电触点(例如支柱触点)444及部分(例如支柱沟道)404的组合。存储器单元串234a的导电结构462及结构430可在存储器装置200的另一操作(例如读取或写入操作)期间形成数据线2700与源极290之间通过存储器单元串234a的导电路径(例如电流路径)的部分。存储器单元串231b的导电结构463及结构430可在存储器装置200的另一操作(例如读取或写入操作)期间形成数据线2700与源极290之间通过存储器单元串231b的导电路径(例如电流路径)的部分。存储器单元串234b的导电结构464及结构430可在存储器装置200的另一操作(例如读取或写入操作)期间形成数据线2700与源极290之间通过存储器单元串234b的导电路径(例如电流路径)的部分。
89.图4b展示包含数据线2700、2701、2702及2703、导电结构461、462、463及464及支柱450的相对位置的图4a的存储器装置200的俯视图。图4b中的线4a-4a展示上文参考图4a展示及描述的存储器装置200的侧视图(例如横截面)的位置。为简单起见，图4b中仅展示图2中的块blk0的子块sb0的一部分(包含存储器单元串231a及233a)。图4b中仅展示图2的块blk1的子块sb1的一部分(包含存储器单元串235b)。图4b的存储器装置200的一些元件未展示于图2到图4a中，其包含数据线2703(及相关联信号bl3)及耦合到数据线2703的存储器单元串及选择门结构(未标记)。
90.为简单起见，图4b中仅标记相应存储器单元串的几个支柱450。如图4b中展示，导电结构461、462、463及464中的每一者可经定位于从相应存储器单元串的支柱450的中心偏移的位置处。举例来说，导电结构462可经定位于从存储器单元串234a的支柱450偏移的位置处。在另一实例中，导电结构463可经定位于从存储器单元串232b的支柱450偏移的位置处。
91.如图4b中展示，数据线2700、2701、2702及2703可经定位于存储器装置200的块(例如块blk0及blk1)之上(在z方向上)且跨所述块延伸(在x方向上)。数据线2700、2701、2702及2703中的每一者可接触(例如，可直接耦合到)电介质结构451，接触(例如，可直接耦合或电耦合到)块blk0中的至少一个导电触点441，且接触(例如，可直接耦合到或电耦合到)块blk1中的至少一个导电触点441。举例来说，数据线2700可接触(例如，直接耦合到)电介质结构451，接触(例如，直接耦合或电耦合到)块blk0中的导电结构461及462的导电触点441，且接触(例如，直接耦合或电耦合到)定位于存储器单元串231b之上的导电结构(未标记)的导电触点441。在另一实例中，数据线2701可接触(例如，直接耦合到)电介质结构451，接触
(例如，直接耦合或电耦合到)块blk1中的导电结构463及464的导电触点441，且接触(例如，直接耦合或电耦合到)定位于存储器单元串235a之上的导电结构(未标记)的导电触点441。
92.图4c展示图4a及图4b的存储器装置200的相应导电触点441及442、导电结构462及支柱450的宽度(例如尺寸)w1、w2、w3及w4之间的关系。如图4c中展示，宽度w1、w2、w3及w4可在x方向上测量。宽度w1小于宽度w2。宽度w2小于宽度w3。宽度w3小于宽度w4。其它导电结构(例如图4b中的导电结构461、463及464)的其它导电触点可具有类似于导电结构462的导电触点的宽度。
93.图5展示根据本文中描述的一些实施例的包含存储器阵列201、阶梯区域545、电介质结构451及块blk0及blk1到blki的图4a的存储器装置200在x-y方向上的俯视图。为简单起见，图5省略图4a及图4b的存储器装置200的一些元件。此外，图5省略块(例如块blk0、blk1及blki)中的类似或相同元件的标记，且不再重复此类元件的描述。
94.如图5中展示，存储器装置200的块blk0及blk1到blki可在x方向上并排定位。图5的块blk0及blk1还在图4a中展示于x-z方向上。
95.如图5中展示，每一结构451可在y方向上具有一长度，在x方向上具有一宽度，且在z方向上具有一深度(例如高度)(在图4a中展示)。数据线2700到270n可具有跨块blk0到blki(在x方向上)且在块blk0到blki之上(在z方向上)在x方向上延伸的长度。
96.存储器装置200可包含紧挨着存储器阵列201定位的阶梯区域545。阶梯区域545可包含块blk0的阶梯结构520、块blk1的阶梯结构521及存储器装置200的其它块的其它阶梯结构。紧邻块的阶梯结构(例如块blk0及blk1的相应阶梯结构520及521)可通过紧邻块之间的电介质结构451彼此电分离。
97.块blk0的阶梯结构520可由块blk0的控制栅极2200、2210、2220及2230的部分(例如端部)形成。如图5中展示，控制栅极2200、2210、2220及2230可在y方向上从存储器阵列201延伸到阶梯区域545，其中阶梯区域545处的控制栅极2200、2210、2220及2230的相应部分(例如端部)可形成阶梯结构520。
98.块blk1的阶梯结构521可由块blk1的控制栅极2201、2211、2221及2231的部分(例如端部)形成。如同块blk0的控制栅极2200、2210、2220及2230，块blk1的控制栅极2201、2211、2221及2231可在y方向上从存储器阵列201延伸到阶梯区域545，其中阶梯区域545处的控制栅极2201、2211、2221及2231的相应部分(例如端部)可形成阶梯结构521。图6(下文描述)展示沿着图5的线6-6的阶梯结构521的侧视图(例如横截面)。
99.如图5中展示，存储器装置200可包含块中(例如块blk0及blk1中)的每一者中的导电触点(例如字线触点)565(在俯视图中展示)。导电触点565中的每一者可包含具有在z方向上延伸的长度的竖直结构(在图6中展示)。
100.块内的导电触点565可在所述块的阶梯结构处电耦合到相应控制栅极。举例来说，块blk1的导电触点565可在块blk1的阶梯结构521处电耦合到相应控制栅极2201、2211、2221及2231。
101.如图5中展示，存储器装置200可包含存储器装置200的相应块中的导电线556。一个块(例如块blk0)的导电线556可与另一块(例如块blk1)的导电线电分离。导电线556可具有在x方向上延伸的相应长度。
102.块(例如块blk1)中的导电线556可接触(例如，直接耦合到(例如，电耦合到))所述
块(例如块blk1)中的相应导电触点565。导电线556可为可耦合到存储器装置200的外围电路系统(例如图5中的衬底499中的字线驱动器)的导电布线的部分。导电线556可经结构化以将信号(例如字线信号)提供到相应控制栅极2201、2211、2221及2231(通过相应导电触点565)。一个块(例如块blk1)的导电线556可经形成(例如，经图案化)使得其可与另一块(例如块blk0)的其它导电线556(未展示)电分离。
103.图6展示根据本文中描述的一些实施例的图5的存储器装置200的块blk1的阶梯结构521的侧视图。如图6中展示，控制栅极2201、2211、2221及2231可经形成(例如，经图案化)使得其在y方向上具有不同长度且其相应部分(例如端部)可形成阶梯结构521。
104.存储器装置200可包含与控制栅极2201、2211、2221及2231的导电材料交错的电介质材料671。存储器装置200可包含形成于阶梯结构521处的电介质材料681。导电触点565可经形成于电介质材料681中的相应开口(例如孔)中。导电触点565可通过电介质材料671与控制栅极2201、2211、2221及2231电分离。
105.存储器装置200的一些或所有结构可使用与下文参考图7a、图7b及图7c到图31a、图31b及图31c或替代地图32、图32b及图32c到图55a、图55b及图55c描述的过程相关联的过程形成。
106.图7a到图31c展示根据本文中描述的一些实施例的在形成存储器装置700的过程期间元件的不同视图。
107.图7a展示在电介质材料(电介质材料层阶)721及电介质材料(电介质材料层阶)722交替形成于衬底799之上之后在装置700的x方向上的侧视图(例如横截面)。衬底799类似于(例如，可对应于)存储器装置200的衬底499(图4)。电介质材料721及722可一种材料接另一种材料地以交错方式循序形成于衬底799之上，使得电介质材料721与电介质材料722交错。
108.图7b展示电介质材料721及722形成之后存储器装置200的俯视图。存储器装置700可包含存储器阵列区域701，其中存储器装置700的存储器阵列(例如，类似于图5的存储器阵列201)可在后续过程中形成。存储器装置700可包含阶梯区域745，其中存储器装置700的阶梯结构(类似于图5的阶梯结构520或521)可在后续过程中形成。图7a中展示的存储器装置700的存储器阵列区域701处的侧视图(在x-z方向上)是沿着图7b的线(例如横截面线)7a-7a截取。图7c中展示的存储器装置700的阶梯区域745处的另一侧视图(在y-z方向上)是沿着图7b的线7c-7c截取。
109.如图7a中展示，形成存储器装置700的过程可包含在衬底799之上形成材料790。材料790可形成类似于图4a的源极290的源极(例如，与信号src相关联)的部分。
110.所属领域的技术人员应易于认识到，形成存储器装置700的过程可包含在图7a的存储器装置200中在虚线部分(在材料790与电介质材料721中的一者之间)中形成额外元件(未展示)。额外元件可包含类似于选择电路(例如源极选择电路)241'a、244'a、241'b及244'b的选择电路及存储器装置200(图2、图3及图4a)的其它元件。然而，为简单起见且为了不模糊本文中描述的实施例，此类额外元件的形成描述从本文中的描述省略。
111.在以下描述中，后续过程中的存储器装置700的不同视图是基于图7a、图7b及图7c的存储器装置700的视图且遵循图7a、图7b及图7c的视图(例如侧视图及俯视图)的相同布置。举例来说，图8a展示沿着图8b的线(例如横截面线)8a-8a截取的存储器装置700的一部
分的侧视图。图8b展示图8a的存储器装置700的一部分的俯视图。图8c展示阶梯区域745(图7b)处的存储器装置700的一部分的侧视图。为简单起见，以下描述从一个过程到下一过程省略存储器装置700的部分的重复特定视图(例如侧视图及俯视图)及特定横截面线。
112.在本文中的描述中，被给予相同元件符号的元件是类似或相同元件。举例来说，支柱450(图4)及支柱450'(图8a)是类似或相同元件。在另一实例中，导电触点441及442(图4)及导电触点441'及442'(图15a到图31a)是类似或相同元件。因此，为简单起见，可不再重复类似或相同元件的详细描述。
113.图8a、图8b及图8c展示在支柱450'及阶梯结构521'形成之后存储器装置700的不同视图。支柱450'类似于(例如，可对应于)图4a的支柱450。阶梯结构521'类似于(例如，可对应于)图5的阶梯结构521。形成支柱450'可包含形成穿过电介质材料721及722的开口(例如孔)、接着在开口中形成支柱450'。类似于支柱450(图4a)，图8a的每一支柱450'可包含相应存储器单元串的存储器单元(例如，如同图4a中的存储器单元210、211、212及213)。
114.形成图8c的阶梯结构521'可包含移除阶梯区域745(在图7b中标记)处的电介质材料721及722的一部分以获得图8c中展示的具有边缘(例如竖直边缘，未标记)的电介质材料721及722的剩余部分。电介质材料721及722的部分(例如端部)及其相应边缘形成阶梯结构521'。接着，电介质材料(例如二氧化硅)821可形成且可为阶梯结构521'的部分。
115.在图8a中，电介质材料722的层阶(例如层)(或替代地，包含电介质材料721层阶及电介质材料722层阶的两个紧邻层阶)可称为存储器装置700的层级。如图8a中展示，存储器装置700的层级可在z方向上一个接一个地定位(例如，堆叠)于衬底799之上，使得两个紧邻层级可通过相应电介质材料(例如二氧化硅)721层阶(例如层)彼此分离。图8a展示特定数目个层级(例如四个层级)的实例。然而，存储器装置700可包含高达(或多于)百个层级。
116.图9a、图9b及图9c展示在电介质材料(例如电介质材料层阶)921、电介质材料(例如电介质材料层阶)922及电介质材料923经形成于支柱450'(在图8a中标记)之上之后的存储器装置700。电介质材料921及922可一种材料接另一种材料地以交错方式循序形成(例如，如同图7a的电介质材料721及722)，使得电介质材料921可与电介质材料922交错。
117.电介质材料921及922可相同于电介质材料721及722(例如，分别为二氧化硅及氮化硅)。电介质材料923可不同于电介质材料921及922且可具有不同于电介质材料921及922及电介质材料923上方(在z方向上)的其它材料的性质的性质(例如蚀刻性质)。电介质材料923的实例材料包含氮化碳。电介质材料923之间的不同性质可允许电介质材料923成为可用作其中可停止后续蚀刻过程的参考位置的结构(例如蚀刻停止层)。后续蚀刻过程(在图25a中)可为形成存储器装置700的相应块中的相应子块的选择线的部分。
118.在图9a中，电介质材料922阶层也可称为层级。因此，在支柱450'(图8a)在与图8a相关联的过程中形成于层级中之后，形成额外层级(通过与图9a相关联的过程形成)。
119.图10a、图10b及图10c展示导电结构462'、463'及464'的部分经形成于相应支柱450'之上且穿过电介质材料921及922及电介质材料923之后的存储器装置700。导电结构462'、463'及464'分别类似于(例如，可对应于)图4a的导电结构462、463及464。如图10a中展示，形成导电结构462'、463'及464'可包含形成(在导电结构462'、463'及464'中的每一者中)导电触点(例如导电插塞)443'、导电触点(例如支柱触点)444'、导电区域(例如导电路径)445'及电介质区域448'及449'。可在导电触点443'形成之后使用化学机械抛光(cmp)
过程。
120.导电触点443'、导电触点444'、导电区域445'及电介质区域448'及449'分别类似于(例如，可对应于)图4a的导电触点443、导电触点444、导电区域445及电介质区域448及449。
121.图11a、图11b及图11c展示电介质材料(例如二氧化硅)1142经形成于存储器装置700的其它元件之上之后的存储器装置700。
122.图12a、图12b及图12c展示导电触点442'经形成于相应导电触点443'之上之后的存储器装置700。导电触点442'类似于(例如，可对应于)图4a的导电触点442。形成导电触点442'可包含在电介质材料1142中形成开口(例如孔)以在开口处暴露相应导电触点443'、接着在开口中形成(例如，沉积)导电材料(例如钨或其它金属)以形成导电触点442'。
123.图13a、图13b及图13c展示电介质材料(例如二氧化硅)1341经形成于存储器装置700的其它元件之上之后的存储器装置700。如图13a中展示，电介质材料1341层阶可直接形成于电介质材料(例如二氧化硅)1142层阶上。
124.图14a、图14b及图14c展示开口(例如孔)1441经形成于电介质材料1341中之后的存储器装置700。形成开口1441可包含移除(例如，蚀刻)相应导电触点442'之上的电介质材料1341的部分以在开口1441处暴露导电触点442'。
125.图15a、图15b及图15c展示导电触点441'经形成于相应开口1441中之后的存储器装置700。导电触点441'类似于(例如，可对应于)图4a的导电触点441。形成导电触点441'可包含在开口1441中沉积导电材料(例如钨或其它金属)以形成接触(例如，可直接耦合到或电耦合到)相应导电触点442'的导电触点441'。可在导电触点441'形成之后使用cmp过程。
126.导电触点441'及442'可分别具有宽度w1及w2，如同图4c中展示的导电触点441及442。因此，导电触点441'(图15a)中的每一者的宽度(在x方向上)可小于导电触点中的每一者的宽度(在x方向上)。
127.如图15a中展示，导电触点441'中的每一者的整个结构(例如材料)可经形成于电介质材料(例如二氧化硅)1341层阶中，使得导电触点441'中的每一者的高度(例如z方向上的厚度)可相同于电介质材料1341层阶的高度(例如z方向上的厚度)。导电触点442'中的每一者的整个结构(例如材料)可经形成于电介质材料(例如二氧化硅)1142层阶中，使得导电触点442'中的每一者的高度(例如z方向上的厚度)可相同于电介质材料1142层阶的高度(例如z方向上的厚度)。
128.因此，如上文描述，因为导电触点441'(图15a)可经形成于与相应导电触点442'直接对准(例如，竖直对准)的开口1441(图14a)中，所以导电触点441'可被视作与相应导电触点442'自对准。因此，导电触点441'与442'之间的连接失准可缓解(例如，可不发生)。
129.图16a、图16b及图16c展示电介质材料(例如二氧化硅)1621经形成于存储器装置700的其它元件之上之后的存储器装置700。
130.图17a、图17b及图17c展示狭缝(例如开口、沟槽或切口)1751形成之后的存储器装置700。狭缝1751可包含在x方向上彼此对置的侧壁1751a及1751b。狭缝1751可经形成使得其可延伸穿过电介质材料921及922层阶、电介质材料721及722层阶及存储器装置700的其它元件，如图17a及图17b中展示。
131.狭缝1751可经形成以将存储器装置700的元件(例如相应存储器单元串及其它元
件)划分(例如分离)成作为存储器装置700的相应块(例如块blk0及blk1)的部分的部分。举例来说，狭缝1751可将导电触点441'及442'分离成块blk0及blk1中的相应部分。狭缝1751可将电介质材料921及922分离成块blk0及blk1中的相应部分。狭缝1751可将电介质材料721及722分离成块blk0及blk1中的相应部分。狭缝1751可将存储器装置700的相应存储器单元串的支柱450'分离成块blk0及blk1中的相应部分。
132.因此，在与图12a到图17c相关联的过程中，可形成导电触点442'(图12a)，接着可在导电触点442'形成之后形成导电触点441'(图15a)。狭缝1751(图17a)可在导电触点442'及441'形成之后形成。
133.以下描述(与图18a到图19c相关联)涉及包含移除(图18a)接着用相应导电材料层阶替换(图19a)图17a中的电介质材料722层阶的后续过程。导电材料层阶可在存储器装置700的相应层级中形成控制栅极。用于移除图17a中的电介质材料722的相同过程还可包含移除(图18a)接着用相应导电材料层阶替换(图19a)图17a中的电介质材料922层阶。导电材料(其替换电介质材料922)可形成存储器装置700的选择电路的相应选择线(例如漏极选择线)。
134.图18a、图18b及图18c展示电介质材料(例如二氧化硅)722及922从位置1822移除(例如，挖出)之后的存储器装置700。在电介质材料722及922移除之后，位置1822是空白空间。在后续过程中，一导电材料(或若干导电材料)可经形成于位置1822中以形成存储器装置700的相应控制栅极及选择门(例如漏极选择门)。
135.图19a、图19b及图19c展示在块blk0中形成控制栅极2200、2210、2220及2230、在块blk1中形成控制栅极2201、2211、2221及2231及形成导电区域(例如导电材料层阶)1980之后的存储器装置700。块blk0中的控制栅极2200、2210、2220及2230分别类似于(例如，可对应于)图4a的2200、2210、2220及2230。块blk1中的控制栅极2201、2211、2221及2231分别类似于(例如，可对应于)图4a的2201、2211、2221及2231。在后续过程(图23)中，导电区域1980被划分成单独部分以形成存储器装置700的相应子块的选择线(例如漏极选择线)。
136.在块blk0中形成控制栅极2200、2210、2220及2230、在块blk1中形成控制栅极2201、2211、2221及2231及形成导电区域1980的过程可包含在位置1822(图18a)中沉积单种导电材料(例如钨或其它金属)。替代地，与图19a、图19b及图19c相关联的过程可包含在位置1822中形成(例如，沉积)多种材料(一次一种)。举例来说，过程可包含在位置1822的侧壁上沉积氧化铝、沉积与氧化铝保形的氮化钛及接着沉积与氮化钛保形的钨(或其它合适导电材料)。
137.因此，如图19a中展示，块blk0中的控制栅极2200、2210、2220及2230可经形成于存储器装置700的相应层级(被移除的块blk0中的电介质材料722的位置)以控制块blk0中的相应层级中的存储器单元。块blk1中的控制栅极2201、2211、2221及2231可经形成于存储器装置700的相应层级(被移除的块blk1中的电介质材料722的位置)以控制块blk1中的相应层级中的存储器单元。
138.图20a、图20b及图20c展示电介质材料(例如二氧化硅)2021及材料2025经形成于狭缝1751中及存储器装置700的其它元件之上之后的存储器装置700。材料2025可包含多晶硅。替代地，材料2025可包含电介质材料。如图20a及图20b中展示，电介质材料2021的部分可经形成于狭缝1751的对置侧壁(未标记)上。材料2025的部分可经形成于形成于狭缝1751
的对置侧壁上的电介质材料2021的部分之间。
139.图21a、图21b及图21c展示电介质结构451'形成之后的存储器装置700。电介质结构451'类似于(例如，可对应于)图4a的电介质结构451。形成电介质结构451'可包含执行cmp过程以移除电介质材料2021及材料2025中的每一者的一部分(图20a中展示的顶部)。电介质材料2021及材料2025的剩余部分形成电介质结构451'。
140.如图21a及21b中展示，电介质结构451'可将存储器装置700的元件分离(例如，划分)成可为存储器装置700的相应块(例如块blk0及blk1)的部分的部分。举例来说，电介质结构451'可将导电触点441'及442'分离成块blk0及blk1中的相应部分。电介质结构451'可将形成相应导电区域1980的导电材料分离成块blk0及blk1中的相应部分。电介质结构451'可将形成相应控制栅极2200、2210、2220及2230(在块blk0中)及相应控制栅极2201、2211、2221及2231(在块blk1中)的导电材料分离成块blk0及blk1中的相应部分。电介质结构451'可将存储器装置700的相应存储器单元串的支柱450'分离成块blk0及blk1中的相应部分。
141.图22a、图22b及图22c展示电介质材料1621(图21a)移除之后的存储器装置700。cmp过程可用于移除电介质材料1621。如图22a中展示，与图22a、图22b及图22c相关联的过程可暴露导电触点441'。
142.图23a、图23b及图23c展示沟槽(例如开口)2346形成之后的存储器装置700。如图23a中展示，沟槽2346可经形成使得其具有电介质材料(例如氮化碳)923处的底部。蚀刻过程可用于移除(例如，蚀刻)沟槽2346处的位置处的材料且停止于电介质材料923处。
143.如图23a中展示，沟槽2346可将导电区域1980(图22a)划分(例如分离)成单独部分(彼此电分离)以形成块blk0及blk1的相应子块的选择线(例如漏极选择线)。举例来说，沟槽2346可将块blk1中的导电区域1980(在图22a中标记)划分成单独部分以形成块blk1的子块sb0的选择线2800、2810及2820(图23a)及块blk1的子块sb1的选择线2801、2811及2821。块blk1中的选择线2800、2810及2820分别类似于(例如，可对应于)图4a的块blk1中的选择线2800、2810及2820。块blk1中的选择线2801、2811及2821分别类似于(例如，可对应于)图4a的块blk1中的选择线2801、2811及2821。
144.与图23a、图23b及图23c相关联的过程还可在块blk0中形成沟槽(未展示)以将块blk0中的导电区域1980(在图22a中标记)划分成单独部分以形成块blk0的子块sb1的选择线2801、2811及2821(图23a)及块blk0的其它子块(未展示)的选择线(未展示)。块blk0中的选择线2801、2811及2821分别类似于(例如，可对应于)图4a的块blk0中的选择线2801、2811及2821。
145.图24a、图24b及图24c展示电介质材料(例如二氧化硅)2421经形成于沟槽2346中及存储器装置700的其它元件之上之后的存储器装置700。
146.图25a、图25b及图25c展示电介质结构482'形成之后的存储器装置700。电介质结构482'类似于(例如，可对应于)图4a的电介质结构482。形成电介质结构482'可包含执行cmp过程以移除电介质材料2421的一部分(图24a中展示的顶部)。电介质材料2421的剩余部分形成分离块blk1的子块sb0的选择线2800、2810及2820与块blk1的子块sb1的选择线2801、2811及2821的电介质结构482'。
147.图26a、图26b及图26c展示开口(例如孔)2665经形成于阶梯结构521'中之后的存储器装置700。形成开口2665可包含移除(例如，蚀刻)阶梯结构521'(如图25c中展示)处的
材料的部分，使得阶梯结构521'处的控制栅极2201、2211、2221及2231的相应部分可在相应开口2665处暴露。
148.图27a、图27b及图27c展示电介质材料(例如衬层材料)2721经形成于开口2665的侧壁(未标记)上之后的存储器装置700。形成电介质材料2721可包含在开口2665中(例如，在开口2665的侧壁及底部上)形成电介质材料(例如二氧化硅)、接着移除(例如，冲穿)开口2665处的电介质材料2721的底部以在开口2665处暴露控制栅极2201、2211、2221及2231的相应部分，如图27c中展示。
149.图28a、图28b及图28c展示导电材料2865经形成于开口2665中(在开口2665的侧壁上的电介质材料2721之间)及电介质材料2721之上之后的存储器装置700。导电材料2865可接触(例如，可直接耦合到或电耦合到)阶梯结构521'处的控制栅极2201、2211、2221及2231的相应部分。导电材料2865可包含金属(例如钨)或其它导电材料。
150.图29a、图29b及图29c展示导电触点(例如字线触点)2965形成之后的存储器装置700。导电触点2965可接触(例如，可直接耦合到或电耦合到)阶梯结构521'处的控制栅极2201、2211、2221及2231的相应部分且通过电介质材料2721与控制栅极2201、2211、2221及2231电分离。形成导电触点2965可包含执行cmp过程以移除导电材料2865及电介质材料2721中的每一者的一部分(图28a中展示的顶部)。导电材料2865的剩余部分形成导电触点2965。如图29a中展示，导电触点441'、导电触点2965及电介质结构451'可具有在cmp过程执行之后暴露的相应部分(例如顶部区域、顶面或顶部区)。举例来说，电介质结构451'可具有在与图29a、图29b及图29c相关联的过程之后暴露的一部分(例如顶部区域、顶面或顶部区)2951。
151.在后续过程中，导电线(例如数据线)可经形成于导电触点441'、导电触点2965及电介质结构451'上，使得导电线可在导电触点441'、导电触点2965及电介质结构451'的相应暴露部分处接触(例如，直接耦合到)导电触点441'、导电触点2965及电介质结构451'。如图29a及图29c中展示，导电触点441'、导电触点2965及电介质结构451'的暴露部分可在z方向上处于相同层阶(例如，相同于电介质结构451'的部分2951的层阶)。因此，将形成于导电触点441'、导电触点2965及电介质结构451'上的导电线(例如数据线)可在定位于相同层阶(例如电介质结构451'的部分2951的层阶)上的部分(例如图29a中展示的暴露部分)处接触导电触点441'、导电触点2965及电介质结构451'。
152.图30a、图30b及图30c展示导电材料3075形成之后的存储器装置700。导电材料3075可接触(例如，可直接耦合到或电耦合到)导电触点441'及导电触点2965且接触(例如，直接耦合到)电介质结构451'。导电材料3075可包含金属或其它导电材料。如图30a中展示，导电材料3075可在相同于电介质结构451'的部分2951的层阶的层阶处接触导电触点441'、导电触点2965及电介质结构451'。
153.图31a、图31b及图31c展示数据线2700、2701、2702及2703及导电线3156形成之后的存储器装置700。数据线2700、2701、2702及2703类似于图5中的存储器装置200的数据线(例如数据线2700到270n)。导电线3156类似于图6的存储器装置200的导电线556。
154.为简单起见且为了便于从侧视图(图31a)及从俯视图(图30b)观看存储器装置700的元件，一些数据线(其是导电线)2700、2701、2702及2703部分展示于图31a及图32b中。然而，数据线2700、2701、2702及2703可经定位于存储器装置700的块(例如块blk0及blk1)之上(在z方向上)且跨所述块完全延伸(在x方向上)，使得数据线2700、2701、2702及2703中的每
一者可接触(例如，可直接耦合到)电介质结构451'，接触(例如，可直接耦合到或电耦合到)块blk0中的至少一个导电结构441'，且接触(例如，可直接耦合到或电耦合到)块blk1中的至少一个导电结构441'。
155.如图31a及图31b中展示，数据线2700、2701、2702及2703中的每一者可在电介质结构451'的部分2951处接触(例如，直接耦合到)电介质结构451'且接触(例如，可直接耦合到或电耦合到)块blk0及blk1中的相应导电触点441'。举例来说，如图31b中展示，数据线2700可接触块blk0及blk1中的电介质结构451'及导电触点441'。
156.形成数据线2700、2701、2702及2703可包含移除存储器阵列区域701(图7b)中的导电材料3075的部分(例如，图案化导电材料3075)，使得存储器阵列区域701处的导电材料3075的剩余部分可分离成形成相应数据线2700、2701、2702及2703的导电线。数据线2700、2701、2702及2703可经形成于存储器装置700的块(例如块blk0及blk1)之上(在z方向上)且由所述块共享。
157.形成块blk1的导电线3156可包含移除阶梯结构521'(图31c)之上的导电材料3075的部分(例如，图案化导电材料3075)，使得阶梯结构521'处的导电材料3075的剩余部分可分离成形成块blk1的导电线3156的剩余部分。块blk1的导电线3156可与可与块blk1的导电线3156同时(由导电材料3075)形成的其它块(例如块blk)的导电线(未展示)电分离(例如，不由所述导电线共享)。
158.块blk1的导电线3156可为可耦合到存储器装置700的外围电路系统(例如衬底799中的字线驱动器)的导电布线的部分。块blk1的导电线3156可经结构化以将信号(例如字线信号)提供到块blk1的相应控制栅极2201、2211、2221及2231(通过相应导电触点2965)。
159.如图31c中展示，导电触点2965可在导电线3156与相应控制栅极2201、2211、2221及2231之间的导电触点2965的整个相应长度内具有相对笔直侧壁(在侧壁上不存在凹口或颈缩)。导电触点2965的相对笔直侧壁可为在相同过程中(例如，在与图29c相关联的相同过程中同时形成)且在导电触点441'及442'形成之后形成导电触点2965的结构(例如z方向上的整个竖直结构)的结果。如果导电触点2965的一部分(例如电介质材料1341及1142的层阶之间的顶部)用形成导电触点441'的相同过程形成，那么相应导电触点2965的侧壁上可存在凹口。在不同于形成导电触点441的过程的过程中形成导电触点2965可避免导电触点2965的不良结构且维持导电触点2965与相应导电线3156之间的适当连接。
160.参考图7a到图31c形成存储器装置700的描述可包含形成完整存储器装置(例如存储器装置700)的其它过程。此类过程从上文描述省略以便不模糊本文中描述的标的物。
161.本文中描述的过程的益处及改进可缓解可由块弯曲误差致使的存储器装置700的元件之间的失准。举例来说，与形成狭缝1751及控制栅极(图17a、图18a及图19a)相关联的过程可致使块弯曲误差。然而，因为导电触点441'与442'(例如图15a)之间的连接已在形成狭缝1751及控制栅极(图17a、图18a及图19a)之前形成，所以潜在块弯曲误差可对导电触点441'与442'之间已形成的连接具有极少影响或没有影响(例如，不会致使失准)。因此，由上述过程形成的存储器装置700可在导电触点441'与442'之间具有适当连接。因此，可改进或维持存储器装置700的可靠性，且还可实现良率改进。
162.图32a、图32b及图32c到图55a、图55b及图55c展示根据本文中描述的一些实施例的在形成存储器装置3200的过程期间元件的不同视图。
163.图32a、图32b及图32c展示存储器装置3200的一些元件形成之后的存储器装置3200。这些元件可相同于图12a、图12b及图12c中展示的存储器装置700的元件。因此，由图7a到图12c形成存储器装置700的过程可用于形成图32a、图32b及图32c中展示的存储器装置3200的元件。为简单起见，不再重复此类过程。
164.图33a、图33b及图33c展示不同电介质材料(例如二氧化硅)3321及电介质材料3322(例如氮化硅)形成之后的存储器装置3200。
165.图34a、图34b及图34c展示沟槽(例如开口)3451及开口(例如孔)3441经形成于电介质材料3322中之后的存储器装置3200。沟槽3451可经形成以在x方向上具有电介质材料3322的侧壁3422之间的宽度w5。如图34a中展示，开口3441可经形成于(例如，仅形成于)电介质材料3322中且可不形成于电介质材料3321中。
166.开口3441可经形成于相应导电触点442'之上(例如，直接形成于相应导电触点442'之上)，使得开口3441可与相应导电触点442'对准(例如，在z方向上竖直对准)。在后续过程中，图34a的导电触点442'可通过相应开口3441的相同位置处的开口5441(图54a)暴露。接着，导电触点441'可经形成于经暴露导电触点442'上。
167.图35a、图35b及图35c展示电介质材料3521(例如二氧化硅)经形成于沟槽3451及开口3441中及存储器装置3200的其它元件之上之后的存储器装置3200。
168.图36a、图36b及图36c展示狭缝(例如开口、沟槽或切口)3651经形成以将存储器装置3200的元件分离(例如划分)成作为存储器装置3200的相应块(例如块blk0及blk1)的部分的部分之后的存储器装置3200。
169.如图36a及图36b中展示，狭缝3651可在x方向上具有宽度w6。宽度w6小于宽度w5。因此，如图36a及图36b中展示，狭缝3651的侧壁3651a及3651b可通过相应间隔件3621与电介质材料3322的相应侧壁3422分离。
170.图37a、图37b及图37c展示电介质材料(例如二氧化硅)922及722从位置3722移除(例如，挖出)之后的存储器装置3200。在电介质材料722及922移除之后，位置3722是空白空间。在后续过程中，一导电材料(或若干导电材料)可经形成于位置3722中以形成存储器装置3200的相应控制栅极及选择门(例如漏极选择门)。
171.图38a、图38b及图38c展示在块blk0中形成控制栅极2200、2210、2220及2230、在块blk1中形成控制栅极2201、2211、2221及2231及形成导电区域(例如导电材料层阶)3880之后的存储器装置3200。
172.块blk0中的控制栅极2200、2210、2220及2230分别类似于(例如，可对应于)图4a的控制栅极2200、2210、2220及2230。块blk1中的控制栅极2201、2211、2221及2231分别类似于(例如，可对应于)图4a的2201、2211、2221及2231。在后续过程(图42a)中，导电区域3880被划分成单独部分以形成存储器装置3200的相应子块的选择线(例如漏极选择线)。
173.在块blk0中形成控制栅极2200、2210、2220及2230、在块blk1中形成控制栅极2201、2211、2221及2231及形成导电区域3880的过程可包含在位置3722(图37a)中沉积单种导电材料(例如钨或其它金属)。替代地，与图38a、图38b及图38c相关联的过程可包含在位置3722(图37a)中形成(例如，沉积)多种材料(一次一种)。举例来说，过程可包含在位置3722(图37a)的侧壁上沉积氧化铝、沉积与氧化铝保形的氮化钛及接着沉积与氮化钛保形的钨(或其它合适导电材料)。
174.图39a、图39b及图39c展示电介质材料3921及材料3925经形成于狭缝3651中及存储器装置3200的其它元件之上之后的存储器装置3200。电介质材料3921可包含二氧化硅或其它电介质材料。材料3925可包含多晶硅。替代地，材料3925可包含电介质材料。
175.图40a、图40b及图40c展示电介质结构451'形成之后的存储器装置3200。电介质结构451'类似于(例如，可对应于)图4a的电介质结构451。形成电介质结构451'可包含执行cmp过程以移除电介质材料3921及材料3925中的每一者的一部分(图39a中展示的顶部)。电介质材料3921及材料3925的剩余部分形成电介质结构451'。
176.图41a、图41b及图41c展示电介质材料(例如二氧化硅)4121及材料4125形成之后的存储器装置3200。材料4125可包含多晶硅。
177.图42a、图42b及图42c展示沟槽(例如开口)4251及沟槽(例如开口)4246形成之后的存储器装置3200。沟槽4251可通过移除沟槽4251的位置(包含材料4125及电介质材料4121的顶部及电介质结构451'的顶部)处的材料来形成。电介质结构451'的剩余部分可具有表面(例如顶面)4252。如图42a中展示，表面4252可处于形成于开口3441(在图35a中标记)中的电介质材料3521层阶下方的层阶(在z方向上)。
178.沟槽4246可经形成使得其具有电介质材料923(例如氮化碳)处的底部。蚀刻过程可用于移除(例如，蚀刻)沟槽4246处的位置处的材料且停止于电介质材料923处。沟槽4246可将导电区域3880(图41a)划分(例如，分离)成单独部分(彼此电分离)以形成块blk0及blk1的相应子块的选择线(例如漏极选择线)。举例来说，沟槽4246可将块blk1中的导电区域3880(在图38a中标记)划分成单独部分以形成块blk1的子块sb0的选择线2800、2810及2820(图42a)及块blk1的子块sb1的选择线2801、2811及2821。块blk1中的选择线2800、2810及2820分别类似于(例如，可对应于)图4a的块blk1中的选择线2800、2810及2820。块blk1中的选择线2801、2811及2821分别类似于(例如，可对应于)图4a的块blk1中的选择线2801、2811及2821。
179.与图42a、图42b及图42c相关联的过程还可在块blk0中形成沟槽(未展示)以将块blk0中的导电区域3880(在图38a中标记)划分成单独部分以形成块blk0的子块sb1的选择线2801、2811及2821(图42a)及块blk0的其它子块(未展示)的选择线(未展示)。块blk0中的选择线2801、2811及2821分别类似于(例如，可对应于)图4a的块blk0中的选择线2801、2811及2821。
180.图43a、图43b及图43c展示电介质材料(例如二氧化硅)4321经形成于沟槽4251及4246中及存储器装置3200的其它元件之上之后的存储器装置3200。
181.图44a、图44b及图44c展示电介质结构482'形成之后的存储器装置3200。电介质结构482'类似于(例如，可对应于)图4a的电介质结构482。形成电介质结构482'可包含执行cmp过程以移除电介质材料4321的一部分(图24a中展示的顶部)。沟槽4251(在图43a中标记)中的电介质材料的剩余部分可为电介质结构451'的部分。沟槽4246(在图43a中标记)中的电介质材料4321的剩余部分形成可电分离块blk1的子块sb0的选择线2800、2810及2820与块blk1的子块sb1的选择线2801、2811及2821的电介质结构482'。
182.图45a、图45b及图45c展示沟槽(例如开口)4551及沟槽(例如开口)4546形成之后的存储器装置3200。沟槽4551可通过从电介质结构451'的顶部移除材料(例如电介质材料4321)来形成。沟道4546可通过移除电介质结构482'的电介质材料4321的顶部来形成。
183.图46a、图46b及图46c展示材料(例如多晶硅)4125移除之后的存储器装置3200。
184.图47a、图47b及图47c展示电介质材料(例如氮化硅)4722经形成于沟槽4551及沟槽4546中及存储器装置3200的其它元件之上之后的存储器装置3200。
185.图48a、图48b及图48c展示电介质材料4722的一部分(例如顶部)移除(例如，通过使用cmp过程)之后的存储器装置3200。沟槽4551中的电介质材料4722的剩余部分可为电介质结构451'的部分。沟槽4546中的电介质材料4722的剩余部分可为电介质结构482'的部分。
186.图49a、图49b及图49c展示开口(例如孔)4965经形成于阶梯结构521'处之后的存储器装置3200。形成开口4965可包含移除(例如，蚀刻)阶梯结构521'(如图50c中展示)处的材料的部分，使得控制栅极2201、2211、2221及2231的相应部分可在相应开口4965处暴露。
187.图50a、图50b及图50c展示电介质材料(例如衬层材料)5021经形成于开口4965的侧壁(未标记)上之后的存储器装置3200。形成电介质材料5021可包含在开口4965中(例如，在开口4965的侧壁及底部上)形成电介质材料(例如二氧化硅)、接着移除(例如，冲穿)开口4965处的电介质材料5021的底部以在开口4965处暴露控制栅极2201、2211、2221及2231的相应部分，如图50c中展示。
188.图51a、图51b及图51c展示导电材料5165经形成于开口4965中(在开口4965的侧壁上的电介质材料5021之间)及电介质材料5021之上之后的存储器装置3200。导电材料5165可接触阶梯结构521'处的控制栅极2201、2211、2221及2231的相应部分。导电材料5165可包含金属(例如钨)或其它导电材料。
189.图52a、图52b及图52c展示导电触点(例如字线触点)5265形成之后的存储器装置3200。导电触点5265可接触(例如，可直接耦合到或电耦合到)相应控制栅极2201、2211、2221及2231。形成导电触点5265可包含执行cmp过程以移除导电材料5165及电介质材料5021中的每一者的一部分(图51a中展示的顶部)。阶梯结构521'处的导电材料5165的剩余部分形成导电触点5265。如图52a中展示，电介质结构451'的电介质材料4722的部分可在形成于开口3441中的电介质材料3521(例如二氧化硅)层阶上方具有表面(例如顶面)4722t。如同电介质材料4722的表面4722t，导电触点5265中的每一者可在形成于开口3441中的电介质材料3521(例如二氧化硅)层阶上方具有顶面(未标记)。
190.图53a、图53b及图53c展示电介质材料(例如二氧化硅)5321经形成于存储器装置3200的其它元件之上之后的存储器装置3200。
191.图54a、图54b及图54c展示沟槽(例如开口)5470及沟槽(例如开口)5456形成之后的存储器装置3200。沟槽5470可在y方向上具有相应宽度(例如相对窄宽度)且在x方向上具有相应长度。沟槽5456可在y方向上具有相应宽度且在x方向上具有相应长度。在后续过程(下文描述)中，导电材料5575(图55a及图55c)可经形成(例如，沉积)于沟槽5470中以形成存储器装置3200的数据线且形成于沟槽5456中以形成存储器装置3200的导电线(其可为字线的部分)。
192.在图54a及图54b中，形成沟槽5470可包含移除(例如，蚀刻)沟槽5470的位置处的电介质材料(例如二氧化硅)5321、4121、3521及3321。电介质材料(例如氮化硅)4722及3322可在沟槽5470形成时保留(例如，可不被移除)。
193.如图54a中展示，电介质材料4772的表面(例如顶面)4722t可通过沟槽5470暴露。
194.与图54a、图54b及图54c相关联的过程可包含形成开口5441。开口5441可在沟槽5470形成时形成。开口5441的位置可包含在与图34a、图34b及图34c相关联的过程中形成的开口3441的位置。形成开口5441可包含移除(例如，蚀刻)电介质材料3521(其经形成于开口3441中)的相应部分及移除(例如，蚀刻)开口5441处的电介质材料3321的相应部分。因为电介质材料3521形成于与相应导电触点442'(图34a及图54a)竖直对准的开口3441(图34a)的位置中，所以形成于开口3441的位置处的图54a中的开口5441还可与相应导电触点442'(图54a)竖直对准。因此，开口5441可暴露开口5441的相应位置处的导电触点442'。在后续过程中，导电触点441'可经形成于开口5441中。因为导电触点441'与442'之间的连接的位置(例如开口3441及开口5441)通过与图54a相关联的过程保持相对相同于与图34a相关联的过程，所以导电触点441'可被视作与相应导电触点442自对准。因此，导电触点441'与442之间的连接失准可缓解(例如，可不发生)。
195.图55a、图55b及图55c展示数据线2700、2701、2702及2703、导电触点441'及导电线5556形成之后的存储器装置3200。数据线2700、2701、2702及2703类似于图5中的存储器装置200的数据线(例如数据线2700到270n)。导电触点441'类似于图4a中的存储器装置200的导电触点441。导电线5556类似于图6的存储器装置200的导电线556。
196.如图55a、图55b及图55c中展示，导电材料5575可经形成(例如，沉积)于沟槽5470及开口5441中以形成相应数据线2700、2701、2702及2703及导电触点441'。形成于阶梯结构521'处的沟槽5456中的导电材料5575可形成相应导电线5556。导电材料5575可包含金属或其它导电材料。
197.为简单起见且为了便于从侧视图(图55a)及从俯视图(图55b)观看存储器装置3200的元件，一些数据线(其是导电线)2700、2701、2702及2703部分展示于图55a及图55b中。然而，数据线2700、2701、2702及2703可经定位于存储器装置3200的块(例如块blk0及blk1)之上(在z方向上)且跨所述块完全延伸(在x方向上)，使得数据线2700、2701、2702及2703中的每一者可接触(例如，直接耦合到)电介质结构451'，接触块blk0中的至少一个导电结构441'，且接触块blk1中的至少一个导电结构441'。
198.如图55a及图55b中展示，数据线2700、2701、2702及2703可接触(例如，可直接耦合到或电耦合到)块blk0及blk1中的相应导电触点441'。数据线2700、2701、2702及2703可经形成于存储器装置3200的块(例如块blk0及blk1)之上(在z方向上)且由所述块共享。
199.如图55a中展示，数据线2701可接触(例如，直接耦合到)数据线2701与电介质结构451'之间的接口5551处的电介质结构451'。接口5551可处于电介质结构451'的电介质材料4772的表面4722t的位置。如图55a中展示，接口5551处于块blk0及blk1中的导电结构(其包含相应导电触点441')的层阶上方的层阶(在z方向上)。其它数据线(例如数据线2701、2702及2703(在图55b中))可在类似于接口5551的接口处接触电介质结构451'。
200.举例来说，如图55a及图55b中展示，数据线2701可接触(例如，可直接耦合到或电耦合到)接口5551处的电介质结构451'，接触块blk1中的导电结构441'，且接触块blk0中的导电结构441'(未展示)。在另一实例中，如图55b中展示，数据线2700可接触(例如，可直接耦合到或电耦合到)数据线2700与电介质结构451'之间的接口(类似于接口5551)处的电介质结构451'，接触块blk0中的导电结构441'，且接触块blk1中的导电结构441'。
201.如图55c中展示，导电线5556可接触(例如，直接耦合或电耦合到)相应导电触点
(例如字线触点)5265。导电线5556可为可耦合到存储器装置3200的外围电路系统(例如衬底799中的字线驱动器)的导电布线的部分。导电线5556可经结构化以将信号(例如字线信号)提供到相应控制栅极2201、2211、2221及2231(通过相应导电触点5265)。一个块(例如块blk1)的导电线5556可经形成(例如，经图案化)使得其可与另一块(例如块blk0)的导电线(未展示)电分离(例如，不由所述导电线共享)。存储器装置3200的其它块的导电线可与块blk1的导电线5556同时(由导电材料5575)形成。
202.如图55c中展示，导电触点5265可在导电线5556与相应控制栅极2201、2211、2221及2231之间的导电触点5265的整个相应长度内具有相对笔直侧壁(在侧壁上不存在凹口或颈缩)。导电触点5265的相对笔直侧壁可为在相同过程中(例如，在图52c中)且独立于形成导电触点441'的过程形成导电触点5265的结构(例如z方向上的整个竖直结构)的结果。举例来说，如果导电触点5265的一部分(例如电介质材料4121及3321的层阶之间的顶部)用形成导电触点441'的相同过程形成，那么相应导电触点5265的侧壁上可存在凹口。在不同于形成导电触点441的过程的过程中形成导电触点5265可避免导电触点5265的不良结构且维持导电触点5265与相应导电线5556之间的适当连接。
203.参考图7a到图55c形成存储器装置3200的描述可包含形成完整存储器装置(例如存储器装置3200)的其它过程。此类过程从上文描述省略以便不模糊本文中描述的标的物。
204.本文中描述的过程的益处及改进可缓解可由块弯曲误差致使的存储器装置3200的元件之间的失准。举例来说，如上文描述，导电触点441'的位置经预定义(例如，在图34a中的开口3441的位置处)且在狭缝3651及控制栅极形成(与图36a、图37a及图38a相关联的过程)之前与导电触点442'竖直对准。潜在块弯曲误差(例如，其可由狭缝3651及控制栅极的形成致使)不会致使导电触点441'与442'之间的失准，因为用于在导电触点442'之上形成导电触点441'(图54a)的位置(例如，在图54a中的开口5441处)在狭缝3651及控制栅极形成之前及之后保持相对相同。举例来说，开口5441的位置(用于在相应导电触点442'之上形成导电触点441')相同于开口3441的位置。因此，存储器装置3200可在导电触点441'与442'之间具有适当导电连接。因此，可维持或改进存储器装置的可靠性。由于上述过程，还可实现良率改进。
205.设备(例如存储器装置100、200、700及3200)及方法(例如与形成存储器装置700及3200相关联的过程)的说明希望提供各个实施例的结构的通用理解且不希望提供可使用本文中描述的结构的设备的所有元件及特征的完整描述。本文中的设备是指例如装置(例如存储器装置100、200、700及3200中的任何者)或包含例如存储器装置100、200、700及3200中的任何者的装置的系统(例如计算机、手机或其它电子系统)。
206.上文参考图1到图55c描述的组件中的任何者可以众多方式实施，其包含经由软件模拟。因此，例如上述存储器装置100、200、700及3200或这些存储器装置中的每一者的部分的设备在本文中可全部特性化为“若干模块”(或“模块”)。此类模块可根据需要及/或根据各个实施例的特定实施方案包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。举例来说，此类模块可经包含于系统操作模拟封装中，例如软件电信号模拟封装、功率使用及范围模拟封装、电容-电感模拟封装、功率/热耗散模拟封装、信号传输-接收模拟封装及/或用于操作或模拟各种潜在实施例的操作的软件与硬件的组合。
207.存储器装置100、200、700及3200可经包含于设备(例如电子电路系统)中，例如高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单嵌入式或多嵌入式处理器、多核处理器、消息信息交换机及包含多层多芯片模块的专用模块。此类设备可进一步包含为各种其它设备(例如电子系统)内的子组件，例如电视机、手机、个人计算机(例如膝上型计算机、桌上型计算机、手持计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如mp3(运动图像专家组、音频层3)播放器)、交通工具、医疗装置(例如心脏监测器、血压监测仪等)、机顶盒及其它。
208.上文参考图1到图55c描述的实施例包含设备及形成所述设备的方法。所述设备中的一者包含：导电材料层阶，其与电介质材料层阶交错；存储器单元串，其包含延伸穿过所述导电材料层阶及所述电介质材料层阶的相应支柱；电介质结构，其形成于狭缝中，所述狭缝延伸穿过所述导电材料层阶及所述电介质材料层阶，所述电介质结构将所述导电材料层阶及所述电介质材料层阶分离成第一部分及第二部分，所述第一部分包含所述存储器单元串中的第一存储器单元串，所述第二部分包含所述存储器单元串中的第二存储器单元串；第一导电结构，其定位于所述第一存储器单元串的相应支柱之上且耦合到所述相应支柱；第二导电结构，其定位于所述第二存储器单元串的相应支柱之上且耦合到所述相应支柱；及导电线，其接触所述电介质结构、所述第一导电结构中的导电结构及所述第二导电结构中的导电结构。描述包含额外设备及方法的其它实施例。
209.在具体实施方式及权利要求书中，由术语
“…
中的至少一者”结合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目a及b，那么短语“a及b中的至少一者”意味着仅a、仅b或a及b。在另一实例中，如果列举项目a、b及c，那么短语“a、b及c中的至少一者”意味着仅a、仅b、仅c、a及b(排除c)、a及c(排除b)、b及c(排除a)或a、b及c所有。项目a可包含单个元件或多个元件。项目b可包含单个元件或多个元件。项目c可包含单个元件或多个元件。
210.在具体实施方式及权利要求书中，由术语
“…
中的一者”结合的项目列表可意味着所列项目中的仅一者。举例来说，如果列举项目a及b，那么短语“a及b中的一者”意味着仅a(排除b)或仅b(排除a)。在另一实例中，如果列举项目a、b及c，那么短语“a、b及c中的一者”意味着仅a、仅b或仅c。项目a可包含单个元件或多个元件。项目b可包含单个元件或多个元件。项目c可包含单个元件或多个元件。
211.上文描述及图式说明发明标的物的一些实施例以使所属领域的技术人员能够实践发明标的物的实施例。其它实施例可并入结构、逻辑、电、过程及其它变化。实例仅代表可能变化。一些实施例的部分及特征可经包含于其它实施例的部分及特征中或代替其它实施例的部分及特征。所属领域的技术人员将在阅读及理解上文描述之后明白许多其它实施例。